shared-core/i915_drm.h

   1 /*
   2  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sub license, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial portions
  15  * of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  18  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  20  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  21  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  22  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  23  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  */
  26
  27 #ifndef _I915_DRM_H_
  28 #define _I915_DRM_H_
  29
  30 /* Please note that modifications to all structs defined here are
  31  * subject to backwards-compatibility constraints.
  32  */
  33
  34 #include "drm.h"
  35
  36 /* Each region is a minimum of 16k, and there are at most 255 of them.
  37  */
  38 #define I915_NR_TEX_REGIONS 255 /* table size 2k - maximum due to use
  39                                  * of chars for next/prev indices */
  40 #define I915_LOG_MIN_TEX_REGION_SIZE 14
  41
  42 typedef struct _drm_i915_init {
  43         enum {
  44                 I915_INIT_DMA = 0x01,
  45                 I915_CLEANUP_DMA = 0x02,
  46                 I915_RESUME_DMA = 0x03,
  47
  48                 /* Since this struct isn't versioned, just used a new
  49                  * 'func' code to indicate the presence of dri2 sarea
  50                  * info. */
  51                 I915_INIT_DMA2 = 0x04
  52         } func;
  53         unsigned int mmio_offset;
  54         int sarea_priv_offset;
  55         unsigned int ring_start;
  56         unsigned int ring_end;
  57         unsigned int ring_size;
  58         unsigned int front_offset;
  59         unsigned int back_offset;
  60         unsigned int depth_offset;
  61         unsigned int w;
  62         unsigned int h;
  63         unsigned int pitch;
  64         unsigned int pitch_bits;
  65         unsigned int back_pitch;
  66         unsigned int depth_pitch;
  67         unsigned int cpp;
  68         unsigned int chipset;
  69         unsigned int sarea_handle;
  70 } drm_i915_init_t;
  71
  72 typedef struct drm_i915_sarea {
  73         struct drm_tex_region texList[I915_NR_TEX_REGIONS + 1];
  74         int last_upload;        /* last time texture was uploaded */
  75         int last_enqueue;       /* last time a buffer was enqueued */
  76         int last_dispatch;      /* age of the most recently dispatched buffer */
  77         int ctxOwner;           /* last context to upload state */
  78         int texAge;
  79         int pf_enabled;         /* is pageflipping allowed? */
  80         int pf_active;
  81         int pf_current_page;    /* which buffer is being displayed? */
  82         int perf_boxes;         /* performance boxes to be displayed */
  83         int width, height;      /* screen size in pixels */
  84
  85         drm_handle_t front_handle;
  86         int front_offset;
  87         int front_size;
  88
  89         drm_handle_t back_handle;
  90         int back_offset;
  91         int back_size;
  92
  93         drm_handle_t depth_handle;
  94         int depth_offset;
  95         int depth_size;
  96
  97         drm_handle_t tex_handle;
  98         int tex_offset;
  99         int tex_size;
 100         int log_tex_granularity;
 101         int pitch;
 102         int rotation;           /* 0, 90, 180 or 270 */
 103         int rotated_offset;
 104         int rotated_size;
 105         int rotated_pitch;
 106         int virtualX, virtualY;
 107
 108         unsigned int front_tiled;
 109         unsigned int back_tiled;
 110         unsigned int depth_tiled;
 111         unsigned int rotated_tiled;
 112         unsigned int rotated2_tiled;
 113
 114         int planeA_x;
 115         int planeA_y;
 116         int planeA_w;
 117         int planeA_h;
 118         int planeB_x;
 119         int planeB_y;
 120         int planeB_w;
 121         int planeB_h;
 122
 123         /* Triple buffering */
 124         drm_handle_t third_handle;
 125         int third_offset;
 126         int third_size;
 127         unsigned int third_tiled;
 128
 129         /* buffer object handles for the static buffers.  May change
 130          * over the lifetime of the client, though it doesn't in our current
 131          * implementation.
 132          */
 133         unsigned int front_bo_handle;
 134         unsigned int back_bo_handle;
 135         unsigned int third_bo_handle;
 136         unsigned int depth_bo_handle;
 137 } drm_i915_sarea_t;
 138
 139 /* Driver specific fence types and classes.
 140  */
 141
 142 /* The only fence class we support */
 143 #define DRM_I915_FENCE_CLASS_ACCEL 0
 144 /* Fence type that guarantees read-write flush */
 145 #define DRM_I915_FENCE_TYPE_RW 2
 146 /* MI_FLUSH programmed just before the fence */
 147 #define DRM_I915_FENCE_FLAG_FLUSHED 0x01000000
 148
 149 /* Flags for perf_boxes
 150  */
 151 #define I915_BOX_RING_EMPTY    0x1
 152 #define I915_BOX_FLIP          0x2
 153 #define I915_BOX_WAIT          0x4
 154 #define I915_BOX_TEXTURE_LOAD  0x8
 155 #define I915_BOX_LOST_CONTEXT  0x10
 156
 157 /* I915 specific ioctls
 158  * The device specific ioctl range is 0x40 to 0x79.
 159  */
 160 #define DRM_I915_INIT           0x00
 161 #define DRM_I915_FLUSH          0x01
 162 #define DRM_I915_FLIP           0x02
 163 #define DRM_I915_BATCHBUFFER    0x03
 164 #define DRM_I915_IRQ_EMIT       0x04
 165 #define DRM_I915_IRQ_WAIT       0x05
 166 #define DRM_I915_GETPARAM       0x06
 167 #define DRM_I915_SETPARAM       0x07
 168 #define DRM_I915_ALLOC          0x08
 169 #define DRM_I915_FREE           0x09
 170 #define DRM_I915_INIT_HEAP      0x0a
 171 #define DRM_I915_CMDBUFFER      0x0b
 172 #define DRM_I915_DESTROY_HEAP   0x0c
 173 #define DRM_I915_SET_VBLANK_PIPE        0x0d
 174 #define DRM_I915_GET_VBLANK_PIPE        0x0e
 175 #define DRM_I915_VBLANK_SWAP    0x0f
 176 #define DRM_I915_MMIO           0x10
 177 #define DRM_I915_HWS_ADDR       0x11
 178 #define DRM_I915_EXECBUFFER     0x12
 179 #define DRM_I915_GEM_INIT       0x13
 180 #define DRM_I915_GEM_EXECBUFFER 0x14
 181 #define DRM_I915_GEM_PIN        0x15
 182 #define DRM_I915_GEM_UNPIN      0x16
 183
 184 #define DRM_IOCTL_I915_INIT             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT, drm_i915_init_t)
 185 #define DRM_IOCTL_I915_FLUSH            DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLUSH)
 186 #define DRM_IOCTL_I915_FLIP             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FLIP, drm_i915_flip_t)
 187 #define DRM_IOCTL_I915_BATCHBUFFER      DRM_IOW( DRM_COMMAND_BASE + DRM_I915_BATCHBUFFER, drm_i915_batchbuffer_t)
 188 #define DRM_IOCTL_I915_IRQ_EMIT         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_IRQ_EMIT, drm_i915_irq_emit_t)
 189 #define DRM_IOCTL_I915_IRQ_WAIT         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_IRQ_WAIT, drm_i915_irq_wait_t)
 190 #define DRM_IOCTL_I915_GETPARAM         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GETPARAM, drm_i915_getparam_t)
 191 #define DRM_IOCTL_I915_SETPARAM         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SETPARAM, drm_i915_setparam_t)
 192 #define DRM_IOCTL_I915_ALLOC            DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_ALLOC, drm_i915_mem_alloc_t)
 193 #define DRM_IOCTL_I915_FREE             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FREE, drm_i915_mem_free_t)
 194 #define DRM_IOCTL_I915_INIT_HEAP        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT_HEAP, drm_i915_mem_init_heap_t)
 195 #define DRM_IOCTL_I915_CMDBUFFER        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_CMDBUFFER, drm_i915_cmdbuffer_t)
 196 #define DRM_IOCTL_I915_DESTROY_HEAP     DRM_IOW( DRM_COMMAND_BASE + DRM_I915_DESTROY_HEAP, drm_i915_mem_destroy_heap_t)
 197 #define DRM_IOCTL_I915_SET_VBLANK_PIPE  DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 198 #define DRM_IOCTL_I915_GET_VBLANK_PIPE  DRM_IOR( DRM_COMMAND_BASE + DRM_I915_GET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 199 #define DRM_IOCTL_I915_VBLANK_SWAP      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_VBLANK_SWAP, drm_i915_vblank_swap_t)
 200 #define DRM_IOCTL_I915_MMIO             DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_MMIO, drm_i915_mmio)
 201 #define DRM_IOCTL_I915_EXECBUFFER       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_EXECBUFFER, struct drm_i915_execbuffer)
 202 #define DRM_IOCTL_I915_GEM_INIT         DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_INIT, struct drm_i915_gem_init)
 203 #define DRM_IOCTL_I915_GEM_EXECBUFFER   DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER, struct drm_i915_gem_execbuffer)
 204 #define DRM_IOCTL_I915_GEM_PIN          DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_PIN, struct drm_i915_gem_pin)
 205 #define DRM_IOCTL_I915_GEM_UNPIN        DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_UNPIN, struct drm_i915_gem_unpin)
 206
 207 /* Asynchronous page flipping:
 208  */
 209 typedef struct drm_i915_flip {
 210         /*
 211          * This is really talking about planes, and we could rename it
 212          * except for the fact that some of the duplicated i915_drm.h files
 213          * out there check for HAVE_I915_FLIP and so might pick up this
 214          * version.
 215          */
 216         int pipes;
 217 } drm_i915_flip_t;
 218
 219 /* Allow drivers to submit batchbuffers directly to hardware, relying
 220  * on the security mechanisms provided by hardware.
 221  */
 222 typedef struct drm_i915_batchbuffer {
 223         int start;              /* agp offset */
 224         int used;               /* nr bytes in use */
 225         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 226         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 227         int num_cliprects;      /* mulitpass with multiple cliprects? */
 228         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 229 } drm_i915_batchbuffer_t;
 230
 231 /* As above, but pass a pointer to userspace buffer which can be
 232  * validated by the kernel prior to sending to hardware.
 233  */
 234 typedef struct _drm_i915_cmdbuffer {
 235         char __user *buf;       /* pointer to userspace command buffer */
 236         int sz;                 /* nr bytes in buf */
 237         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 238         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 239         int num_cliprects;      /* mulitpass with multiple cliprects? */
 240         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 241 } drm_i915_cmdbuffer_t;
 242
 243 /* Userspace can request & wait on irq's:
 244  */
 245 typedef struct drm_i915_irq_emit {
 246         int __user *irq_seq;
 247 } drm_i915_irq_emit_t;
 248
 249 typedef struct drm_i915_irq_wait {
 250         int irq_seq;
 251 } drm_i915_irq_wait_t;
 252
 253 /* Ioctl to query kernel params:
 254  */
 255 #define I915_PARAM_IRQ_ACTIVE            1
 256 #define I915_PARAM_ALLOW_BATCHBUFFER     2
 257 #define I915_PARAM_LAST_DISPATCH         3
 258 #define I915_PARAM_CHIPSET_ID            4
 259
 260 typedef struct drm_i915_getparam {
 261         int param;
 262         int __user *value;
 263 } drm_i915_getparam_t;
 264
 265 /* Ioctl to set kernel params:
 266  */
 267 #define I915_SETPARAM_USE_MI_BATCHBUFFER_START            1
 268 #define I915_SETPARAM_TEX_LRU_LOG_GRANULARITY             2
 269 #define I915_SETPARAM_ALLOW_BATCHBUFFER                   3
 270
 271 typedef struct drm_i915_setparam {
 272         int param;
 273         int value;
 274 } drm_i915_setparam_t;
 275
 276 /* A memory manager for regions of shared memory:
 277  */
 278 #define I915_MEM_REGION_AGP 1
 279
 280 typedef struct drm_i915_mem_alloc {
 281         int region;
 282         int alignment;
 283         int size;
 284         int __user *region_offset;      /* offset from start of fb or agp */
 285 } drm_i915_mem_alloc_t;
 286
 287 typedef struct drm_i915_mem_free {
 288         int region;
 289         int region_offset;
 290 } drm_i915_mem_free_t;
 291
 292 typedef struct drm_i915_mem_init_heap {
 293         int region;
 294         int size;
 295         int start;
 296 } drm_i915_mem_init_heap_t;
 297
 298 /* Allow memory manager to be torn down and re-initialized (eg on
 299  * rotate):
 300  */
 301 typedef struct drm_i915_mem_destroy_heap {
 302         int region;
 303 } drm_i915_mem_destroy_heap_t;
 304
 305 /* Allow X server to configure which pipes to monitor for vblank signals
 306  */
 307 #define DRM_I915_VBLANK_PIPE_A  1
 308 #define DRM_I915_VBLANK_PIPE_B  2
 309
 310 typedef struct drm_i915_vblank_pipe {
 311         int pipe;
 312 } drm_i915_vblank_pipe_t;
 313
 314 /* Schedule buffer swap at given vertical blank:
 315  */
 316 typedef struct drm_i915_vblank_swap {
 317         drm_drawable_t drawable;
 318         enum drm_vblank_seq_type seqtype;
 319         unsigned int sequence;
 320 } drm_i915_vblank_swap_t;
 321
 322 #define I915_MMIO_READ  0
 323 #define I915_MMIO_WRITE 1
 324
 325 #define I915_MMIO_MAY_READ      0x1
 326 #define I915_MMIO_MAY_WRITE     0x2
 327
 328 #define MMIO_REGS_IA_PRIMATIVES_COUNT           0
 329 #define MMIO_REGS_IA_VERTICES_COUNT             1
 330 #define MMIO_REGS_VS_INVOCATION_COUNT           2
 331 #define MMIO_REGS_GS_PRIMITIVES_COUNT           3
 332 #define MMIO_REGS_GS_INVOCATION_COUNT           4
 333 #define MMIO_REGS_CL_PRIMITIVES_COUNT           5
 334 #define MMIO_REGS_CL_INVOCATION_COUNT           6
 335 #define MMIO_REGS_PS_INVOCATION_COUNT           7
 336 #define MMIO_REGS_PS_DEPTH_COUNT                8
 337
 338 typedef struct drm_i915_mmio_entry {
 339         unsigned int flag;
 340         unsigned int offset;
 341         unsigned int size;
 342 } drm_i915_mmio_entry_t;
 343
 344 typedef struct drm_i915_mmio {
 345         unsigned int read_write:1;
 346         unsigned int reg:31;
 347         void __user *data;
 348 } drm_i915_mmio_t;
 349
 350 typedef struct drm_i915_hws_addr {
 351         uint64_t addr;
 352 } drm_i915_hws_addr_t;
 353
 354 /*
 355  * Relocation header is 4 uint32_ts
 356  * 0 - 32 bit reloc count
 357  * 1 - 32-bit relocation type
 358  * 2-3 - 64-bit user buffer handle ptr for another list of relocs.
 359  */
 360 #define I915_RELOC_HEADER 4
 361
 362 /*
 363  * type 0 relocation has 4-uint32_t stride
 364  * 0 - offset into buffer
 365  * 1 - delta to add in
 366  * 2 - buffer handle
 367  * 3 - reserved (for optimisations later).
 368  */
 369 /*
 370  * type 1 relocation has 4-uint32_t stride.
 371  * Hangs off the first item in the op list.
 372  * Performed after all valiations are done.
 373  * Try to group relocs into the same relocatee together for
 374  * performance reasons.
 375  * 0 - offset into buffer
 376  * 1 - delta to add in
 377  * 2 - buffer index in op list.
 378  * 3 - relocatee index in op list.
 379  */
 380 #define I915_RELOC_TYPE_0 0
 381 #define I915_RELOC0_STRIDE 4
 382 #define I915_RELOC_TYPE_1 1
 383 #define I915_RELOC1_STRIDE 4
 384
 385
 386 struct drm_i915_op_arg {
 387         uint64_t next;
 388         uint64_t reloc_ptr;
 389         int handled;
 390         union {
 391                 struct drm_bo_op_req req;
 392                 struct drm_bo_arg_rep rep;
 393         } d;
 394
 395 };
 396
 397 struct drm_i915_execbuffer {
 398         uint64_t ops_list;
 399         uint32_t num_buffers;
 400         struct drm_i915_batchbuffer batch;
 401         drm_context_t context; /* for lockless use in the future */
 402         struct drm_fence_arg fence_arg;
 403 };
 404
 405 struct drm_i915_gem_init {
 406         /**
 407          * Beginning offset in the GTT to be managed by the DRM memory
 408          * manager.
 409          */
 410         uint64_t gtt_start;
 411         /**
 412          * Ending offset in the GTT to be managed by the DRM memory
 413          * manager.
 414          */
 415         uint64_t gtt_end;
 416 };
 417
 418 struct drm_i915_gem_relocation_entry {
 419         /**
 420          * Handle of the buffer being pointed to by this relocation entry.
 421          *
 422          * It's appealing to make this be an index into the mm_validate_entry
 423          * list to refer to the buffer, but handle lookup should be O(1) anyway,
 424          * and prevents O(n) search in userland to find what that index is.
 425          */
 426         uint32_t target_handle;
 427
 428         /**
 429          * Value to be added to the offset of the target buffer to make up
 430          * the relocation entry.
 431          */
 432         uint32_t delta;
 433
 434         /** Offset in the buffer the relocation entry will be written into */
 435         uint64_t offset;
 436
 437         /**
 438          * Offset value of the target buffer that the relocation entry was last
 439          * written as.
 440          *
 441          * If the buffer has the same offset as last time, we can skip syncing
 442          * and writing the relocation.  This value is written back out by
 443          * the execbuffer ioctl when the relocation is written.
 444          */
 445         uint64_t presumed_offset;
 446 };
 447
 448 /**
 449  * Intel memory domains
 450  *
 451  * Most of these just align with the various caches in
 452  * the system and are used to flush and invalidate as
 453  * objects end up cached in different domains.
 454  *
 455  * STOLEN is a domain for the stolen memory portion of the
 456  * address space; those pages are accessible only through the
 457  * GTT and, hence, look a lot like VRAM on a discrete card.
 458  * We'll allow programs to move objects into stolen memory
 459  * mostly as a way to demonstrate the VRAM capabilities of this
 460  * API
 461  */
 462
 463 /* 0x00000001 is DRM_GEM_DOMAIN_CPU */
 464 #define DRM_GEM_DOMAIN_I915_RENDER      0x00000002      /* Render cache, used by 2D and 3D drawing */
 465 #define DRM_GEM_DOMAIN_I915_SAMPLER     0x00000004      /* Sampler cache, used by texture engine */
 466 #define DRM_GEM_DOMAIN_I915_COMMAND     0x00000008      /* Command queue, used to load batch buffers */
 467 #define DRM_GEM_DOMAIN_I915_INSTRUCTION 0x00000010      /* Instruction cache, used by shader programs */
 468 #define DRM_GEM_DOMAIN_I915_STOLEN      0x00000020      /* Stolen memory, needed by some objects */
 469 #define DRM_GEM_DOMAIN_I915_VERTEX      0x00000040      /* Vertex address cache */
 470
 471 struct drm_i915_gem_validate_entry {
 472         /**
 473          * User's handle for a buffer to be bound into the GTT for this
 474          * operation.
 475          */
 476         uint32_t buffer_handle;
 477
 478         /** List of relocations to be performed on this buffer */
 479         uint32_t relocation_count;
 480         uint64_t relocs_ptr;    /* struct drm_i915_gem_relocation_entry *relocs */
 481
 482         /** Required alignment in graphics aperture */
 483         uint64_t alignment;
 484
 485         /** Memory domains used in this execbuffer run */
 486         uint32_t read_domains;
 487         uint32_t write_domain;
 488
 489         /**
 490          * Returned value of the updated offset of the buffer, for future
 491          * presumed_offset writes.
 492          */
 493         uint64_t buffer_offset;
 494 };
 495
 496 struct drm_i915_gem_execbuffer {
 497         /**
 498          * List of buffers to be validated wit their relocations to be
 499          * performend on them.
 500          *
 501          * These buffers must be listed in an order such that all relocations
 502          * a buffer is performing refer to buffers that have already appeared
 503          * in the validate list.
 504          */
 505         uint64_t buffers_ptr;   /* struct drm_i915_gem_validate_entry *buffers */
 506         uint32_t buffer_count;
 507
 508         /** Offset in the batchbuffer to start execution from. */
 509         uint32_t batch_start_offset;
 510         /** Bytes used in batchbuffer from batch_start_offset */
 511         uint32_t batch_len;
 512         uint32_t DR1;
 513         uint32_t DR4;
 514         uint32_t num_cliprects;
 515         uint64_t cliprects_ptr; /* struct drm_clip_rect *cliprects */
 516 };
 517
 518 struct drm_i915_gem_pin {
 519         /** Handle of the buffer to be pinned. */
 520         uint32_t handle;
 521         uint32_t pad;
 522
 523         /** alignment required within the aperture */
 524         uint64_t alignment;
 525
 526         /** Returned GTT offset of the buffer. */
 527         uint64_t offset;
 528 };
 529
 530 struct drm_i915_gem_unpin {
 531         /** Handle of the buffer to be unpinned. */
 532         uint32_t handle;
 533         uint32_t pad;
 534 };
 535
 536
 537 #endif                          /* _I915_DRM_H_ */