shared-core/i915_drm.h

   1 /*
   2  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sub license, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial portions
  15  * of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  18  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  20  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  21  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  22  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  23  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  */
  26
  27 #ifndef _I915_DRM_H_
  28 #define _I915_DRM_H_
  29
  30 /* Please note that modifications to all structs defined here are
  31  * subject to backwards-compatibility constraints.
  32  */
  33
  34 #include "drm.h"
  35
  36 /* Each region is a minimum of 16k, and there are at most 255 of them.
  37  */
  38 #define I915_NR_TEX_REGIONS 255 /* table size 2k - maximum due to use
  39                                  * of chars for next/prev indices */
  40 #define I915_LOG_MIN_TEX_REGION_SIZE 14
  41
  42 typedef struct drm_i915_init {
  43         enum {
  44                 I915_INIT_DMA = 0x01,
  45                 I915_CLEANUP_DMA = 0x02,
  46                 I915_RESUME_DMA = 0x03,
  47
  48                 /* Since this struct isn't versioned, just used a new
  49                  * 'func' code to indicate the presence of dri2 sarea
  50                  * info. */
  51                 I915_INIT_DMA2 = 0x04
  52         } func;
  53         unsigned int mmio_offset;
  54         int sarea_priv_offset;
  55         unsigned int ring_start;
  56         unsigned int ring_end;
  57         unsigned int ring_size;
  58         unsigned int front_offset;
  59         unsigned int back_offset;
  60         unsigned int depth_offset;
  61         unsigned int w;
  62         unsigned int h;
  63         unsigned int pitch;
  64         unsigned int pitch_bits;
  65         unsigned int back_pitch;
  66         unsigned int depth_pitch;
  67         unsigned int cpp;
  68         unsigned int chipset;
  69         unsigned int sarea_handle;
  70 } drm_i915_init_t;
  71
  72 typedef struct drm_i915_sarea {
  73         struct drm_tex_region texList[I915_NR_TEX_REGIONS + 1];
  74         int last_upload;        /* last time texture was uploaded */
  75         int last_enqueue;       /* last time a buffer was enqueued */
  76         int last_dispatch;      /* age of the most recently dispatched buffer */
  77         int ctxOwner;           /* last context to upload state */
  78         int texAge;
  79         int pf_enabled;         /* is pageflipping allowed? */
  80         int pf_active;
  81         int pf_current_page;    /* which buffer is being displayed? */
  82         int perf_boxes;         /* performance boxes to be displayed */
  83         int width, height;      /* screen size in pixels */
  84
  85         drm_handle_t front_handle;
  86         int front_offset;
  87         int front_size;
  88
  89         drm_handle_t back_handle;
  90         int back_offset;
  91         int back_size;
  92
  93         drm_handle_t depth_handle;
  94         int depth_offset;
  95         int depth_size;
  96
  97         drm_handle_t tex_handle;
  98         int tex_offset;
  99         int tex_size;
 100         int log_tex_granularity;
 101         int pitch;
 102         int rotation;           /* 0, 90, 180 or 270 */
 103         int rotated_offset;
 104         int rotated_size;
 105         int rotated_pitch;
 106         int virtualX, virtualY;
 107
 108         unsigned int front_tiled;
 109         unsigned int back_tiled;
 110         unsigned int depth_tiled;
 111         unsigned int rotated_tiled;
 112         unsigned int rotated2_tiled;
 113
 114         int planeA_x;
 115         int planeA_y;
 116         int planeA_w;
 117         int planeA_h;
 118         int planeB_x;
 119         int planeB_y;
 120         int planeB_w;
 121         int planeB_h;
 122
 123         /* Triple buffering */
 124         drm_handle_t third_handle;
 125         int third_offset;
 126         int third_size;
 127         unsigned int third_tiled;
 128
 129         /* buffer object handles for the static buffers.  May change
 130          * over the lifetime of the client, though it doesn't in our current
 131          * implementation.
 132          */
 133         unsigned int front_bo_handle;
 134         unsigned int back_bo_handle;
 135         unsigned int third_bo_handle;
 136         unsigned int depth_bo_handle;
 137 } drm_i915_sarea_t;
 138
 139 /* Driver specific fence types and classes.
 140  */
 141
 142 /* The only fence class we support */
 143 #define DRM_I915_FENCE_CLASS_ACCEL 0
 144 /* Fence type that guarantees read-write flush */
 145 #define DRM_I915_FENCE_TYPE_RW 2
 146 /* MI_FLUSH programmed just before the fence */
 147 #define DRM_I915_FENCE_FLAG_FLUSHED 0x01000000
 148
 149 /* Flags for perf_boxes
 150  */
 151 #define I915_BOX_RING_EMPTY    0x1
 152 #define I915_BOX_FLIP          0x2
 153 #define I915_BOX_WAIT          0x4
 154 #define I915_BOX_TEXTURE_LOAD  0x8
 155 #define I915_BOX_LOST_CONTEXT  0x10
 156
 157 /* I915 specific ioctls
 158  * The device specific ioctl range is 0x40 to 0x79.
 159  */
 160 #define DRM_I915_INIT           0x00
 161 #define DRM_I915_FLUSH          0x01
 162 #define DRM_I915_FLIP           0x02
 163 #define DRM_I915_BATCHBUFFER    0x03
 164 #define DRM_I915_IRQ_EMIT       0x04
 165 #define DRM_I915_IRQ_WAIT       0x05
 166 #define DRM_I915_GETPARAM       0x06
 167 #define DRM_I915_SETPARAM       0x07
 168 #define DRM_I915_ALLOC          0x08
 169 #define DRM_I915_FREE           0x09
 170 #define DRM_I915_INIT_HEAP      0x0a
 171 #define DRM_I915_CMDBUFFER      0x0b
 172 #define DRM_I915_DESTROY_HEAP   0x0c
 173 #define DRM_I915_SET_VBLANK_PIPE        0x0d
 174 #define DRM_I915_GET_VBLANK_PIPE        0x0e
 175 #define DRM_I915_VBLANK_SWAP    0x0f
 176 #define DRM_I915_MMIO           0x10
 177 #define DRM_I915_HWS_ADDR       0x11
 178 #define DRM_I915_EXECBUFFER     0x12
 179 #define DRM_I915_GEM_INIT       0x13
 180 #define DRM_I915_GEM_EXECBUFFER 0x14
 181 #define DRM_I915_GEM_PIN        0x15
 182 #define DRM_I915_GEM_UNPIN      0x16
 183 #define DRM_I915_GEM_BUSY       0x17
 184 #define DRM_I915_GEM_THROTTLE   0x18
 185 #define DRM_I915_GEM_ENTERVT    0x19
 186 #define DRM_I915_GEM_LEAVEVT    0x1a
 187 #define DRM_I915_GEM_CREATE     0x1b
 188 #define DRM_I915_GEM_PREAD      0x1c
 189 #define DRM_I915_GEM_PWRITE     0x1d
 190 #define DRM_I915_GEM_MMAP       0x1e
 191 #define DRM_I915_GEM_SET_DOMAIN 0x1f
 192 #define DRM_I915_GEM_SW_FINISH  0x20
 193 #define DRM_I915_GEM_SET_TILING 0x21
 194 #define DRM_I915_GEM_GET_TILING 0x22
 195 #define DRM_I915_GEM_GET_APERTURE 0x23
 196 #define DRM_I915_GEM_MMAP_GTT   0x24
 197
 198 #define DRM_IOCTL_I915_INIT             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT, drm_i915_init_t)
 199 #define DRM_IOCTL_I915_FLUSH            DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLUSH)
 200 #define DRM_IOCTL_I915_FLIP             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FLIP, drm_i915_flip_t)
 201 #define DRM_IOCTL_I915_BATCHBUFFER      DRM_IOW( DRM_COMMAND_BASE + DRM_I915_BATCHBUFFER, drm_i915_batchbuffer_t)
 202 #define DRM_IOCTL_I915_IRQ_EMIT         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_IRQ_EMIT, drm_i915_irq_emit_t)
 203 #define DRM_IOCTL_I915_IRQ_WAIT         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_IRQ_WAIT, drm_i915_irq_wait_t)
 204 #define DRM_IOCTL_I915_GETPARAM         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GETPARAM, drm_i915_getparam_t)
 205 #define DRM_IOCTL_I915_SETPARAM         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SETPARAM, drm_i915_setparam_t)
 206 #define DRM_IOCTL_I915_ALLOC            DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_ALLOC, drm_i915_mem_alloc_t)
 207 #define DRM_IOCTL_I915_FREE             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FREE, drm_i915_mem_free_t)
 208 #define DRM_IOCTL_I915_INIT_HEAP        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT_HEAP, drm_i915_mem_init_heap_t)
 209 #define DRM_IOCTL_I915_CMDBUFFER        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_CMDBUFFER, drm_i915_cmdbuffer_t)
 210 #define DRM_IOCTL_I915_DESTROY_HEAP     DRM_IOW( DRM_COMMAND_BASE + DRM_I915_DESTROY_HEAP, drm_i915_mem_destroy_heap_t)
 211 #define DRM_IOCTL_I915_SET_VBLANK_PIPE  DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 212 #define DRM_IOCTL_I915_GET_VBLANK_PIPE  DRM_IOR( DRM_COMMAND_BASE + DRM_I915_GET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 213 #define DRM_IOCTL_I915_VBLANK_SWAP      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_VBLANK_SWAP, drm_i915_vblank_swap_t)
 214 #define DRM_IOCTL_I915_MMIO             DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_MMIO, drm_i915_mmio)
 215 #define DRM_IOCTL_I915_EXECBUFFER       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_EXECBUFFER, struct drm_i915_execbuffer)
 216 #define DRM_IOCTL_I915_GEM_INIT         DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_INIT, struct drm_i915_gem_init)
 217 #define DRM_IOCTL_I915_GEM_EXECBUFFER   DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER, struct drm_i915_gem_execbuffer)
 218 #define DRM_IOCTL_I915_GEM_PIN          DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_PIN, struct drm_i915_gem_pin)
 219 #define DRM_IOCTL_I915_GEM_UNPIN        DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_UNPIN, struct drm_i915_gem_unpin)
 220 #define DRM_IOCTL_I915_GEM_BUSY         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_BUSY, struct drm_i915_gem_busy)
 221 #define DRM_IOCTL_I915_GEM_THROTTLE     DRM_IO ( DRM_COMMAND_BASE + DRM_I915_GEM_THROTTLE)
 222 #define DRM_IOCTL_I915_GEM_ENTERVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_ENTERVT)
 223 #define DRM_IOCTL_I915_GEM_LEAVEVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_LEAVEVT)
 224 #define DRM_IOCTL_I915_GEM_CREATE       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_CREATE, struct drm_i915_gem_create)
 225 #define DRM_IOCTL_I915_GEM_PREAD        DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PREAD, struct drm_i915_gem_pread)
 226 #define DRM_IOCTL_I915_GEM_PWRITE       DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PWRITE, struct drm_i915_gem_pwrite)
 227 #define DRM_IOCTL_I915_GEM_MMAP         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP, struct drm_i915_gem_mmap)
 228 #define DRM_IOCTL_I915_GEM_MMAP_GTT     DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP_GTT, struct drm_i915_gem_mmap_gtt)
 229 #define DRM_IOCTL_I915_GEM_SET_DOMAIN   DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SET_DOMAIN, struct drm_i915_gem_set_domain)
 230 #define DRM_IOCTL_I915_GEM_SW_FINISH    DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SW_FINISH, struct drm_i915_gem_sw_finish)
 231 #define DRM_IOCTL_I915_GEM_SET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_SET_TILING, struct drm_i915_gem_set_tiling)
 232 #define DRM_IOCTL_I915_GEM_GET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_GET_TILING, struct drm_i915_gem_get_tiling)
 233 #define DRM_IOCTL_I915_GEM_GET_APERTURE DRM_IOR  (DRM_COMMAND_BASE + DRM_I915_GEM_GET_APERTURE, struct drm_i915_gem_get_aperture)
 234
 235 /* Asynchronous page flipping:
 236  */
 237 typedef struct drm_i915_flip {
 238         /*
 239          * This is really talking about planes, and we could rename it
 240          * except for the fact that some of the duplicated i915_drm.h files
 241          * out there check for HAVE_I915_FLIP and so might pick up this
 242          * version.
 243          */
 244         int pipes;
 245 } drm_i915_flip_t;
 246
 247 /* Allow drivers to submit batchbuffers directly to hardware, relying
 248  * on the security mechanisms provided by hardware.
 249  */
 250 typedef struct drm_i915_batchbuffer {
 251         int start;              /* agp offset */
 252         int used;               /* nr bytes in use */
 253         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 254         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 255         int num_cliprects;      /* mulitpass with multiple cliprects? */
 256         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 257 } drm_i915_batchbuffer_t;
 258
 259 /* As above, but pass a pointer to userspace buffer which can be
 260  * validated by the kernel prior to sending to hardware.
 261  */
 262 typedef struct drm_i915_cmdbuffer {
 263         char __user *buf;       /* pointer to userspace command buffer */
 264         int sz;                 /* nr bytes in buf */
 265         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 266         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 267         int num_cliprects;      /* mulitpass with multiple cliprects? */
 268         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 269 } drm_i915_cmdbuffer_t;
 270
 271 /* Userspace can request & wait on irq's:
 272  */
 273 typedef struct drm_i915_irq_emit {
 274         int __user *irq_seq;
 275 } drm_i915_irq_emit_t;
 276
 277 typedef struct drm_i915_irq_wait {
 278         int irq_seq;
 279 } drm_i915_irq_wait_t;
 280
 281 /* Ioctl to query kernel params:
 282  */
 283 #define I915_PARAM_IRQ_ACTIVE            1
 284 #define I915_PARAM_ALLOW_BATCHBUFFER     2
 285 #define I915_PARAM_LAST_DISPATCH         3
 286 #define I915_PARAM_CHIPSET_ID            4
 287 #define I915_PARAM_HAS_GEM               5
 288
 289 typedef struct drm_i915_getparam {
 290         int param;
 291         int __user *value;
 292 } drm_i915_getparam_t;
 293
 294 /* Ioctl to set kernel params:
 295  */
 296 #define I915_SETPARAM_USE_MI_BATCHBUFFER_START            1
 297 #define I915_SETPARAM_TEX_LRU_LOG_GRANULARITY             2
 298 #define I915_SETPARAM_ALLOW_BATCHBUFFER                   3
 299
 300 typedef struct drm_i915_setparam {
 301         int param;
 302         int value;
 303 } drm_i915_setparam_t;
 304
 305 /* A memory manager for regions of shared memory:
 306  */
 307 #define I915_MEM_REGION_AGP 1
 308
 309 typedef struct drm_i915_mem_alloc {
 310         int region;
 311         int alignment;
 312         int size;
 313         int __user *region_offset;      /* offset from start of fb or agp */
 314 } drm_i915_mem_alloc_t;
 315
 316 typedef struct drm_i915_mem_free {
 317         int region;
 318         int region_offset;
 319 } drm_i915_mem_free_t;
 320
 321 typedef struct drm_i915_mem_init_heap {
 322         int region;
 323         int size;
 324         int start;
 325 } drm_i915_mem_init_heap_t;
 326
 327 /* Allow memory manager to be torn down and re-initialized (eg on
 328  * rotate):
 329  */
 330 typedef struct drm_i915_mem_destroy_heap {
 331         int region;
 332 } drm_i915_mem_destroy_heap_t;
 333
 334 /* Allow X server to configure which pipes to monitor for vblank signals
 335  */
 336 #define DRM_I915_VBLANK_PIPE_A  1
 337 #define DRM_I915_VBLANK_PIPE_B  2
 338
 339 typedef struct drm_i915_vblank_pipe {
 340         int pipe;
 341 } drm_i915_vblank_pipe_t;
 342
 343 /* Schedule buffer swap at given vertical blank:
 344  */
 345 typedef struct drm_i915_vblank_swap {
 346         drm_drawable_t drawable;
 347         enum drm_vblank_seq_type seqtype;
 348         unsigned int sequence;
 349 } drm_i915_vblank_swap_t;
 350
 351 #define I915_MMIO_READ  0
 352 #define I915_MMIO_WRITE 1
 353
 354 #define I915_MMIO_MAY_READ      0x1
 355 #define I915_MMIO_MAY_WRITE     0x2
 356
 357 #define MMIO_REGS_IA_PRIMATIVES_COUNT           0
 358 #define MMIO_REGS_IA_VERTICES_COUNT             1
 359 #define MMIO_REGS_VS_INVOCATION_COUNT           2
 360 #define MMIO_REGS_GS_PRIMITIVES_COUNT           3
 361 #define MMIO_REGS_GS_INVOCATION_COUNT           4
 362 #define MMIO_REGS_CL_PRIMITIVES_COUNT           5
 363 #define MMIO_REGS_CL_INVOCATION_COUNT           6
 364 #define MMIO_REGS_PS_INVOCATION_COUNT           7
 365 #define MMIO_REGS_PS_DEPTH_COUNT                8
 366 #define MMIO_REGS_DOVSTA                        9
 367 #define MMIO_REGS_GAMMA                         10
 368 #define MMIO_REGS_FENCE                         11
 369 #define MMIO_REGS_FENCE_NEW                     12
 370
 371 typedef struct drm_i915_mmio_entry {
 372         unsigned int flag;
 373         unsigned int offset;
 374         unsigned int size;
 375 } drm_i915_mmio_entry_t;
 376
 377 typedef struct drm_i915_mmio {
 378         unsigned int read_write:1;
 379         unsigned int reg:31;
 380         void __user *data;
 381 } drm_i915_mmio_t;
 382
 383 typedef struct drm_i915_hws_addr {
 384         uint64_t addr;
 385 } drm_i915_hws_addr_t;
 386
 387 struct drm_i915_gem_init {
 388         /**
 389          * Beginning offset in the GTT to be managed by the DRM memory
 390          * manager.
 391          */
 392         uint64_t gtt_start;
 393         /**
 394          * Ending offset in the GTT to be managed by the DRM memory
 395          * manager.
 396          */
 397         uint64_t gtt_end;
 398 };
 399
 400 struct drm_i915_gem_create {
 401         /**
 402          * Requested size for the object.
 403          *
 404          * The (page-aligned) allocated size for the object will be returned.
 405          */
 406         uint64_t size;
 407         /**
 408          * Returned handle for the object.
 409          *
 410          * Object handles are nonzero.
 411          */
 412         uint32_t handle;
 413         uint32_t pad;
 414 };
 415
 416 struct drm_i915_gem_pread {
 417         /** Handle for the object being read. */
 418         uint32_t handle;
 419         uint32_t pad;
 420         /** Offset into the object to read from */
 421         uint64_t offset;
 422         /** Length of data to read */
 423         uint64_t size;
 424         /** Pointer to write the data into. */
 425         uint64_t data_ptr;      /* void *, but pointers are not 32/64 compatible */
 426 };
 427
 428 struct drm_i915_gem_pwrite {
 429         /** Handle for the object being written to. */
 430         uint32_t handle;
 431         uint32_t pad;
 432         /** Offset into the object to write to */
 433         uint64_t offset;
 434         /** Length of data to write */
 435         uint64_t size;
 436         /** Pointer to read the data from. */
 437         uint64_t data_ptr;      /* void *, but pointers are not 32/64 compatible */
 438 };
 439
 440 struct drm_i915_gem_mmap {
 441         /** Handle for the object being mapped. */
 442         uint32_t handle;
 443         uint32_t pad;
 444         /** Offset in the object to map. */
 445         uint64_t offset;
 446         /**
 447          * Length of data to map.
 448          *
 449          * The value will be page-aligned.
 450          */
 451         uint64_t size;
 452         /** Returned pointer the data was mapped at */
 453         uint64_t addr_ptr;      /* void *, but pointers are not 32/64 compatible */
 454 };
 455
 456 struct drm_i915_gem_mmap_gtt {
 457         /** Handle for the object being mapped. */
 458         uint32_t handle;
 459         uint32_t pad;
 460         /**
 461          * Fake offset to use for subsequent mmap call
 462          *
 463          * This is a fixed-size type for 32/64 compatibility.
 464          */
 465         uint64_t offset;
 466 };
 467
 468 struct drm_i915_gem_set_domain {
 469         /** Handle for the object */
 470         uint32_t handle;
 471
 472         /** New read domains */
 473         uint32_t read_domains;
 474
 475         /** New write domain */
 476         uint32_t write_domain;
 477 };
 478
 479 struct drm_i915_gem_sw_finish {
 480         /** Handle for the object */
 481         uint32_t handle;
 482 };
 483
 484 struct drm_i915_gem_relocation_entry {
 485         /**
 486          * Handle of the buffer being pointed to by this relocation entry.
 487          *
 488          * It's appealing to make this be an index into the mm_validate_entry
 489          * list to refer to the buffer, but this allows the driver to create
 490          * a relocation list for state buffers and not re-write it per
 491          * exec using the buffer.
 492          */
 493         uint32_t target_handle;
 494
 495         /**
 496          * Value to be added to the offset of the target buffer to make up
 497          * the relocation entry.
 498          */
 499         uint32_t delta;
 500
 501         /** Offset in the buffer the relocation entry will be written into */
 502         uint64_t offset;
 503
 504         /**
 505          * Offset value of the target buffer that the relocation entry was last
 506          * written as.
 507          *
 508          * If the buffer has the same offset as last time, we can skip syncing
 509          * and writing the relocation.  This value is written back out by
 510          * the execbuffer ioctl when the relocation is written.
 511          */
 512         uint64_t presumed_offset;
 513
 514         /**
 515          * Target memory domains read by this operation.
 516          */
 517         uint32_t read_domains;
 518
 519         /**
 520          * Target memory domains written by this operation.
 521          *
 522          * Note that only one domain may be written by the whole
 523          * execbuffer operation, so that where there are conflicts,
 524          * the application will get -EINVAL back.
 525          */
 526         uint32_t write_domain;
 527 };
 528
 529 /** @{
 530  * Intel memory domains
 531  *
 532  * Most of these just align with the various caches in
 533  * the system and are used to flush and invalidate as
 534  * objects end up cached in different domains.
 535  */
 536 /** CPU cache */
 537 #define I915_GEM_DOMAIN_CPU             0x00000001
 538 /** Render cache, used by 2D and 3D drawing */
 539 #define I915_GEM_DOMAIN_RENDER          0x00000002
 540 /** Sampler cache, used by texture engine */
 541 #define I915_GEM_DOMAIN_SAMPLER         0x00000004
 542 /** Command queue, used to load batch buffers */
 543 #define I915_GEM_DOMAIN_COMMAND         0x00000008
 544 /** Instruction cache, used by shader programs */
 545 #define I915_GEM_DOMAIN_INSTRUCTION     0x00000010
 546 /** Vertex address cache */
 547 #define I915_GEM_DOMAIN_VERTEX          0x00000020
 548 /** GTT domain - aperture and scanout */
 549 #define I915_GEM_DOMAIN_GTT             0x00000040
 550 /** @} */
 551
 552 struct drm_i915_gem_exec_object {
 553         /**
 554          * User's handle for a buffer to be bound into the GTT for this
 555          * operation.
 556          */
 557         uint32_t handle;
 558
 559         /** Number of relocations to be performed on this buffer */
 560         uint32_t relocation_count;
 561         /**
 562          * Pointer to array of struct drm_i915_gem_relocation_entry containing
 563          * the relocations to be performed in this buffer.
 564          */
 565         uint64_t relocs_ptr;
 566
 567         /** Required alignment in graphics aperture */
 568         uint64_t alignment;
 569
 570         /**
 571          * Returned value of the updated offset of the object, for future
 572          * presumed_offset writes.
 573          */
 574         uint64_t offset;
 575 };
 576
 577 struct drm_i915_gem_execbuffer {
 578         /**
 579          * List of buffers to be validated with their relocations to be
 580          * performend on them.
 581          *
 582          * This is a pointer to an array of struct drm_i915_gem_validate_entry.
 583          *
 584          * These buffers must be listed in an order such that all relocations
 585          * a buffer is performing refer to buffers that have already appeared
 586          * in the validate list.
 587          */
 588         uint64_t buffers_ptr;
 589         uint32_t buffer_count;
 590
 591         /** Offset in the batchbuffer to start execution from. */
 592         uint32_t batch_start_offset;
 593         /** Bytes used in batchbuffer from batch_start_offset */
 594         uint32_t batch_len;
 595         uint32_t DR1;
 596         uint32_t DR4;
 597         uint32_t num_cliprects;
 598         uint64_t cliprects_ptr; /* struct drm_clip_rect *cliprects */
 599 };
 600
 601 struct drm_i915_gem_pin {
 602         /** Handle of the buffer to be pinned. */
 603         uint32_t handle;
 604         uint32_t pad;
 605
 606         /** alignment required within the aperture */
 607         uint64_t alignment;
 608
 609         /** Returned GTT offset of the buffer. */
 610         uint64_t offset;
 611 };
 612
 613 struct drm_i915_gem_unpin {
 614         /** Handle of the buffer to be unpinned. */
 615         uint32_t handle;
 616         uint32_t pad;
 617 };
 618
 619 struct drm_i915_gem_busy {
 620         /** Handle of the buffer to check for busy */
 621         uint32_t handle;
 622
 623         /** Return busy status (1 if busy, 0 if idle) */
 624         uint32_t busy;
 625 };
 626
 627 #define I915_TILING_NONE        0
 628 #define I915_TILING_X           1
 629 #define I915_TILING_Y           2
 630
 631 #define I915_BIT_6_SWIZZLE_NONE         0
 632 #define I915_BIT_6_SWIZZLE_9            1
 633 #define I915_BIT_6_SWIZZLE_9_10         2
 634 #define I915_BIT_6_SWIZZLE_9_11         3
 635 #define I915_BIT_6_SWIZZLE_9_10_11      4
 636 /* Not seen by userland */
 637 #define I915_BIT_6_SWIZZLE_UNKNOWN      5
 638
 639 struct drm_i915_gem_set_tiling {
 640         /** Handle of the buffer to have its tiling state updated */
 641         uint32_t handle;
 642
 643         /**
 644          * Tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 645          * I915_TILING_Y).
 646          *
 647          * This value is to be set on request, and will be updated by the
 648          * kernel on successful return with the actual chosen tiling layout.
 649          *
 650          * The tiling mode may be demoted to I915_TILING_NONE when the system
 651          * has bit 6 swizzling that can't be managed correctly by GEM.
 652          *
 653          * Buffer contents become undefined when changing tiling_mode.
 654          */
 655         uint32_t tiling_mode;
 656
 657         /**
 658          * Stride in bytes for the object when in I915_TILING_X or
 659          * I915_TILING_Y.
 660          */
 661         uint32_t stride;
 662
 663         /**
 664          * Returned address bit 6 swizzling required for CPU access through
 665          * mmap mapping.
 666          */
 667         uint32_t swizzle_mode;
 668 };
 669
 670 struct drm_i915_gem_get_tiling {
 671         /** Handle of the buffer to get tiling state for. */
 672         uint32_t handle;
 673
 674         /**
 675          * Current tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 676          * I915_TILING_Y).
 677          */
 678         uint32_t tiling_mode;
 679
 680         /**
 681          * Returned address bit 6 swizzling required for CPU access through
 682          * mmap mapping.
 683          */
 684         uint32_t swizzle_mode;
 685 };
 686
 687 struct drm_i915_gem_get_aperture {
 688         /** Total size of the aperture used by i915_gem_execbuffer, in bytes */
 689         uint64_t aper_size;
 690
 691         /**
 692          * Available space in the aperture used by i915_gem_execbuffer, in
 693          * bytes
 694          */
 695         uint64_t aper_available_size;
 696 };
 697
 698 #endif                          /* _I915_DRM_H_ */