shared-core/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 /* General customization:
  34  */
  35
  36 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  37
  38 #define DRIVER_NAME             "i915"
  39 #define DRIVER_DESC             "Intel Graphics"
  40 #define DRIVER_DATE             "20080312"
  41
  42 #if defined(__linux__)
  43 #define I915_HAVE_FENCE
  44 #define I915_HAVE_BUFFER
  45 #endif
  46
  47 /* Interface history:
  48  *
  49  * 1.1: Original.
  50  * 1.2: Add Power Management
  51  * 1.3: Add vblank support
  52  * 1.4: Fix cmdbuffer path, add heap destroy
  53  * 1.5: Add vblank pipe configuration
  54  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  55  *      - Support vertical blank on secondary display pipe
  56  * 1.8: New ioctl for ARB_Occlusion_Query
  57  * 1.9: Usable page flipping and triple buffering
  58  * 1.10: Plane/pipe disentangling
  59  * 1.11: TTM superioctl
  60  * 1.12: TTM relocation optimization
  61  */
  62 #define DRIVER_MAJOR            1
  63 #if defined(I915_HAVE_FENCE) && defined(I915_HAVE_BUFFER)
  64 #define DRIVER_MINOR            13
  65 #else
  66 #define DRIVER_MINOR            6
  67 #endif
  68 #define DRIVER_PATCHLEVEL       0
  69
  70 #ifdef I915_HAVE_BUFFER
  71 #define I915_MAX_VALIDATE_BUFFERS 4096
  72 struct drm_i915_validate_buffer;
  73 #endif
  74
  75 typedef struct _drm_i915_ring_buffer {
  76         int tail_mask;
  77         unsigned long Start;
  78         unsigned long End;
  79         unsigned long Size;
  80         u8 *virtual_start;
  81         int head;
  82         int tail;
  83         int space;
  84         drm_local_map_t map;
  85 } drm_i915_ring_buffer_t;
  86
  87 struct mem_block {
  88         struct mem_block *next;
  89         struct mem_block *prev;
  90         int start;
  91         int size;
  92         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
  93 };
  94
  95 typedef struct _drm_i915_vbl_swap {
  96         struct list_head head;
  97         drm_drawable_t drw_id;
  98         unsigned int plane;
  99         unsigned int sequence;
 100         int flip;
 101 } drm_i915_vbl_swap_t;
 102
 103 typedef struct drm_i915_private {
 104         drm_local_map_t *sarea;
 105         drm_local_map_t *mmio_map;
 106
 107         drm_i915_sarea_t *sarea_priv;
 108         drm_i915_ring_buffer_t ring;
 109
 110         drm_dma_handle_t *status_page_dmah;
 111         void *hw_status_page;
 112         dma_addr_t dma_status_page;
 113         uint32_t counter;
 114         unsigned int status_gfx_addr;
 115         drm_local_map_t hws_map;
 116
 117         unsigned int cpp;
 118         int use_mi_batchbuffer_start;
 119
 120         wait_queue_head_t irq_queue;
 121         atomic_t irq_received;
 122         atomic_t irq_emitted;
 123
 124         int tex_lru_log_granularity;
 125         int allow_batchbuffer;
 126         struct mem_block *agp_heap;
 127         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 128         int vblank_pipe;
 129         DRM_SPINTYPE user_irq_lock;
 130         int user_irq_refcount;
 131         int fence_irq_on;
 132         uint32_t irq_enable_reg;
 133         int irq_enabled;
 134
 135 #ifdef I915_HAVE_FENCE
 136         uint32_t flush_sequence;
 137         uint32_t flush_flags;
 138         uint32_t flush_pending;
 139         uint32_t saved_flush_status;
 140 #endif
 141 #ifdef I915_HAVE_BUFFER
 142         void *agp_iomap;
 143         unsigned int max_validate_buffers;
 144         struct mutex cmdbuf_mutex;
 145         struct drm_i915_validate_buffer *val_bufs;
 146 #endif
 147
 148         DRM_SPINTYPE swaps_lock;
 149         drm_i915_vbl_swap_t vbl_swaps;
 150         unsigned int swaps_pending;
 151
 152         /* DRI2 sarea */
 153         struct drm_buffer_object *sarea_bo;
 154         struct drm_bo_kmap_obj sarea_kmap;
 155
 156         /* Register state */
 157         u8 saveLBB;
 158         u32 saveDSPACNTR;
 159         u32 saveDSPBCNTR;
 160         u32 saveDSPARB;
 161         u32 savePIPEACONF;
 162         u32 savePIPEBCONF;
 163         u32 savePIPEASRC;
 164         u32 savePIPEBSRC;
 165         u32 saveFPA0;
 166         u32 saveFPA1;
 167         u32 saveDPLL_A;
 168         u32 saveDPLL_A_MD;
 169         u32 saveHTOTAL_A;
 170         u32 saveHBLANK_A;
 171         u32 saveHSYNC_A;
 172         u32 saveVTOTAL_A;
 173         u32 saveVBLANK_A;
 174         u32 saveVSYNC_A;
 175         u32 saveBCLRPAT_A;
 176         u32 savePIPEASTAT;
 177         u32 saveDSPASTRIDE;
 178         u32 saveDSPASIZE;
 179         u32 saveDSPAPOS;
 180         u32 saveDSPABASE;
 181         u32 saveDSPASURF;
 182         u32 saveDSPATILEOFF;
 183         u32 savePFIT_PGM_RATIOS;
 184         u32 saveBLC_PWM_CTL;
 185         u32 saveBLC_PWM_CTL2;
 186         u32 saveFPB0;
 187         u32 saveFPB1;
 188         u32 saveDPLL_B;
 189         u32 saveDPLL_B_MD;
 190         u32 saveHTOTAL_B;
 191         u32 saveHBLANK_B;
 192         u32 saveHSYNC_B;
 193         u32 saveVTOTAL_B;
 194         u32 saveVBLANK_B;
 195         u32 saveVSYNC_B;
 196         u32 saveBCLRPAT_B;
 197         u32 savePIPEBSTAT;
 198         u32 saveDSPBSTRIDE;
 199         u32 saveDSPBSIZE;
 200         u32 saveDSPBPOS;
 201         u32 saveDSPBBASE;
 202         u32 saveDSPBSURF;
 203         u32 saveDSPBTILEOFF;
 204         u32 saveVCLK_DIVISOR_VGA0;
 205         u32 saveVCLK_DIVISOR_VGA1;
 206         u32 saveVCLK_POST_DIV;
 207         u32 saveVGACNTRL;
 208         u32 saveADPA;
 209         u32 saveLVDS;
 210         u32 saveLVDSPP_ON;
 211         u32 saveLVDSPP_OFF;
 212         u32 saveDVOA;
 213         u32 saveDVOB;
 214         u32 saveDVOC;
 215         u32 savePP_ON;
 216         u32 savePP_OFF;
 217         u32 savePP_CONTROL;
 218         u32 savePP_CYCLE;
 219         u32 savePFIT_CONTROL;
 220         u32 save_palette_a[256];
 221         u32 save_palette_b[256];
 222         u32 saveFBC_CFB_BASE;
 223         u32 saveFBC_LL_BASE;
 224         u32 saveFBC_CONTROL;
 225         u32 saveFBC_CONTROL2;
 226         u32 saveIER;
 227         u32 saveIIR;
 228         u32 saveIMR;
 229         u32 saveCACHE_MODE_0;
 230         u32 saveD_STATE;
 231         u32 saveDSPCLK_GATE_D;
 232         u32 saveMI_ARB_STATE;
 233         u32 saveSWF0[16];
 234         u32 saveSWF1[16];
 235         u32 saveSWF2[3];
 236         u8 saveMSR;
 237         u8 saveSR[8];
 238         u8 saveGR[25];
 239         u8 saveAR_INDEX;
 240         u8 saveAR[20];
 241         u8 saveDACMASK;
 242         u8 saveDACDATA[256*3]; /* 256 3-byte colors */
 243         u8 saveCR[36];
 244 } drm_i915_private_t;
 245
 246 enum intel_chip_family {
 247         CHIP_I8XX = 0x01,
 248         CHIP_I9XX = 0x02,
 249         CHIP_I915 = 0x04,
 250         CHIP_I965 = 0x08,
 251 };
 252
 253 extern struct drm_ioctl_desc i915_ioctls[];
 254 extern int i915_max_ioctl;
 255
 256                                 /* i915_dma.c */
 257 extern void i915_kernel_lost_context(struct drm_device * dev);
 258 extern int i915_driver_load(struct drm_device *, unsigned long flags);
 259 extern int i915_driver_unload(struct drm_device *);
 260 extern void i915_driver_lastclose(struct drm_device * dev);
 261 extern void i915_driver_preclose(struct drm_device *dev,
 262                                  struct drm_file *file_priv);
 263 extern int i915_driver_device_is_agp(struct drm_device * dev);
 264 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
 265                               unsigned long arg);
 266 extern void i915_emit_breadcrumb(struct drm_device *dev);
 267 extern void i915_dispatch_flip(struct drm_device * dev, int pipes, int sync);
 268 extern int i915_emit_mi_flush(struct drm_device *dev, uint32_t flush);
 269 extern int i915_driver_firstopen(struct drm_device *dev);
 270 extern int i915_dispatch_batchbuffer(struct drm_device * dev,
 271                                      drm_i915_batchbuffer_t * batch);
 272 extern int i915_quiescent(struct drm_device *dev);
 273
 274 /* i915_irq.c */
 275 extern int i915_irq_emit(struct drm_device *dev, void *data,
 276                          struct drm_file *file_priv);
 277 extern int i915_irq_wait(struct drm_device *dev, void *data,
 278                          struct drm_file *file_priv);
 279
 280 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
 281 extern void i915_driver_irq_preinstall(struct drm_device * dev);
 282 extern int i915_driver_irq_postinstall(struct drm_device * dev);
 283 extern void i915_driver_irq_uninstall(struct drm_device * dev);
 284 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
 285                                 struct drm_file *file_priv);
 286 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
 287                                 struct drm_file *file_priv);
 288 extern int i915_emit_irq(struct drm_device * dev);
 289 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
 290 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
 291 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
 292 extern int i915_vblank_swap(struct drm_device *dev, void *data,
 293                             struct drm_file *file_priv);
 294 extern void i915_user_irq_on(drm_i915_private_t *dev_priv);
 295 extern void i915_user_irq_off(drm_i915_private_t *dev_priv);
 296
 297 /* i915_mem.c */
 298 extern int i915_mem_alloc(struct drm_device *dev, void *data,
 299                           struct drm_file *file_priv);
 300 extern int i915_mem_free(struct drm_device *dev, void *data,
 301                          struct drm_file *file_priv);
 302 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
 303                               struct drm_file *file_priv);
 304 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
 305                                  struct drm_file *file_priv);
 306 extern void i915_mem_takedown(struct mem_block **heap);
 307 extern void i915_mem_release(struct drm_device * dev,
 308                              struct drm_file *file_priv,
 309                              struct mem_block *heap);
 310 #ifdef I915_HAVE_FENCE
 311 /* i915_fence.c */
 312 extern void i915_fence_handler(struct drm_device *dev);
 313 extern void i915_invalidate_reported_sequence(struct drm_device *dev);
 314
 315 #endif
 316
 317 #ifdef I915_HAVE_BUFFER
 318 /* i915_buffer.c */
 319 extern struct drm_ttm_backend *i915_create_ttm_backend_entry(struct drm_device *dev);
 320 extern int i915_fence_type(struct drm_buffer_object *bo, uint32_t *fclass,
 321                            uint32_t *type);
 322 extern int i915_invalidate_caches(struct drm_device *dev, uint64_t buffer_flags);
 323 extern int i915_init_mem_type(struct drm_device *dev, uint32_t type,
 324                                struct drm_mem_type_manager *man);
 325 extern uint64_t i915_evict_flags(struct drm_buffer_object *bo);
 326 extern int i915_move(struct drm_buffer_object *bo, int evict,
 327                 int no_wait, struct drm_bo_mem_reg *new_mem);
 328 void i915_flush_ttm(struct drm_ttm *ttm);
 329 /* i915_execbuf.c */
 330 int i915_execbuffer(struct drm_device *dev, void *data,
 331                                    struct drm_file *file_priv);
 332
 333 #endif
 334
 335 #ifdef __linux__
 336 #if LINUX_VERSION_CODE < KERNEL_VERSION(2,6,25)
 337 extern void intel_init_chipset_flush_compat(struct drm_device *dev);
 338 extern void intel_fini_chipset_flush_compat(struct drm_device *dev);
 339 #endif
 340 #endif
 341
 342 #define I915_READ(reg)          DRM_READ32(dev_priv->mmio_map, (reg))
 343 #define I915_WRITE(reg,val)     DRM_WRITE32(dev_priv->mmio_map, (reg), (val))
 344 #define I915_READ16(reg)        DRM_READ16(dev_priv->mmio_map, (reg))
 345 #define I915_WRITE16(reg,val)   DRM_WRITE16(dev_priv->mmio_map, (reg), (val))
 346
 347 #define I915_VERBOSE 0
 348
 349 #define RING_LOCALS     unsigned int outring, ringmask, outcount; \
 350                         volatile char *virt;
 351
 352 #define BEGIN_LP_RING(n) do {                           \
 353         if (I915_VERBOSE)                               \
 354                 DRM_DEBUG("BEGIN_LP_RING(%d)\n",        \
 355                                  (n));                  \
 356         if (dev_priv->ring.space < (n)*4)                      \
 357                 i915_wait_ring(dev, (n)*4, __FUNCTION__);      \
 358         outcount = 0;                                   \
 359         outring = dev_priv->ring.tail;                  \
 360         ringmask = dev_priv->ring.tail_mask;            \
 361         virt = dev_priv->ring.virtual_start;            \
 362 } while (0)
 363
 364 #define OUT_RING(n) do {                                        \
 365         if (I915_VERBOSE) DRM_DEBUG("   OUT_RING %x\n", (int)(n));      \
 366         *(volatile unsigned int *)(virt + outring) = (n);               \
 367         outcount++;                                             \
 368         outring += 4;                                           \
 369         outring &= ringmask;                                    \
 370 } while (0)
 371
 372 #define ADVANCE_LP_RING() do {                                          \
 373         if (I915_VERBOSE) DRM_DEBUG("ADVANCE_LP_RING %x\n", outring);   \
 374         dev_priv->ring.tail = outring;                                  \
 375         dev_priv->ring.space -= outcount * 4;                           \
 376         I915_WRITE(LP_RING + RING_TAIL, outring);                       \
 377 } while(0)
 378
 379 extern int i915_wait_ring(struct drm_device * dev, int n, const char *caller);
 380
 381 /* Extended config space */
 382 #define LBB 0xf4
 383
 384 /* VGA stuff */
 385
 386 #define VGA_ST01_MDA 0x3ba
 387 #define VGA_ST01_CGA 0x3da
 388
 389 #define VGA_MSR_WRITE 0x3c2
 390 #define VGA_MSR_READ 0x3cc
 391 #define   VGA_MSR_MEM_EN (1<<1)
 392 #define   VGA_MSR_CGA_MODE (1<<0)
 393
 394 #define VGA_SR_INDEX 0x3c4
 395 #define VGA_SR_DATA 0x3c5
 396
 397 #define VGA_AR_INDEX 0x3c0
 398 #define   VGA_AR_VID_EN (1<<5)
 399 #define VGA_AR_DATA_WRITE 0x3c0
 400 #define VGA_AR_DATA_READ 0x3c1
 401
 402 #define VGA_GR_INDEX 0x3ce
 403 #define VGA_GR_DATA 0x3cf
 404 /* GR05 */
 405 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
 406 #define     VGA_GR_MEM_READ_MODE_PLANE 1
 407 /* GR06 */
 408 #define   VGA_GR_MEM_MODE_MASK 0xc
 409 #define   VGA_GR_MEM_MODE_SHIFT 2
 410 #define   VGA_GR_MEM_A0000_AFFFF 0
 411 #define   VGA_GR_MEM_A0000_BFFFF 1
 412 #define   VGA_GR_MEM_B0000_B7FFF 2
 413 #define   VGA_GR_MEM_B0000_BFFFF 3
 414
 415 #define VGA_DACMASK 0x3c6
 416 #define VGA_DACRX 0x3c7
 417 #define VGA_DACWX 0x3c8
 418 #define VGA_DACDATA 0x3c9
 419
 420 #define VGA_CR_INDEX_MDA 0x3b4
 421 #define VGA_CR_DATA_MDA 0x3b5
 422 #define VGA_CR_INDEX_CGA 0x3d4
 423 #define VGA_CR_DATA_CGA 0x3d5
 424
 425 #define GFX_OP_USER_INTERRUPT           ((0<<29)|(2<<23))
 426 #define GFX_OP_BREAKPOINT_INTERRUPT     ((0<<29)|(1<<23))
 427 #define CMD_REPORT_HEAD                 (7<<23)
 428 #define CMD_STORE_DWORD_IMM             ((0x20<<23) | (0x1 << 22) | 0x1)
 429 #define CMD_STORE_DWORD_IDX             ((0x21<<23) | 0x1)
 430 #define CMD_OP_BATCH_BUFFER  ((0x0<<29)|(0x30<<23)|0x1)
 431
 432 #define CMD_MI_FLUSH         (0x04 << 23)
 433 #define MI_NO_WRITE_FLUSH    (1 << 2)
 434 #define MI_READ_FLUSH        (1 << 0)
 435 #define MI_EXE_FLUSH         (1 << 1)
 436 #define MI_END_SCENE         (1 << 4) /* flush binner and incr scene count */
 437 #define MI_SCENE_COUNT       (1 << 3) /* just increment scene count */
 438
 439 /* Packet to load a register value from the ring/batch command stream:
 440  */
 441 #define CMD_MI_LOAD_REGISTER_IMM        ((0x22 << 23)|0x1)
 442
 443 #define BB1_START_ADDR_MASK   (~0x7)
 444 #define BB1_PROTECTED         (1<<0)
 445 #define BB1_UNPROTECTED       (0<<0)
 446 #define BB2_END_ADDR_MASK     (~0x7)
 447
 448 /* Framebuffer compression */
 449 #define FBC_CFB_BASE            0x03200 /* 4k page aligned */
 450 #define FBC_LL_BASE             0x03204 /* 4k page aligned */
 451 #define FBC_CONTROL             0x03208
 452 #define   FBC_CTL_EN            (1<<31)
 453 #define   FBC_CTL_PERIODIC      (1<<30)
 454 #define   FBC_CTL_INTERVAL_SHIFT (16)
 455 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
 456 #define   FBC_CTL_STRIDE_SHIFT  (5)
 457 #define   FBC_CTL_FENCENO       (1<<0)
 458 #define FBC_COMMAND             0x0320c
 459 #define   FBC_CMD_COMPRESS      (1<<0)
 460 #define FBC_STATUS              0x03210
 461 #define   FBC_STAT_COMPRESSING  (1<<31)
 462 #define   FBC_STAT_COMPRESSED   (1<<30)
 463 #define   FBC_STAT_MODIFIED     (1<<29)
 464 #define   FBC_STAT_CURRENT_LINE (1<<0)
 465 #define FBC_CONTROL2            0x03214
 466 #define   FBC_CTL_FENCE_DBL     (0<<4)
 467 #define   FBC_CTL_IDLE_IMM      (0<<2)
 468 #define   FBC_CTL_IDLE_FULL     (1<<2)
 469 #define   FBC_CTL_IDLE_LINE     (2<<2)
 470 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
 471 #define   FBC_CTL_CPU_FENCE     (1<<1)
 472 #define   FBC_CTL_PLANEA        (0<<0)
 473 #define   FBC_CTL_PLANEB        (1<<0)
 474 #define FBC_FENCE_OFF           0x0321b
 475
 476 #define FBC_LL_SIZE             (1536)
 477 #define FBC_LL_PAD              (32)
 478
 479 /* Interrupt bits:
 480  */
 481 #define I915_PIPE_CONTROL_NOTIFY_INTERRUPT              (1<<18)
 482 #define I915_DISPLAY_PORT_INTERRUPT                     (1<<17)
 483 #define I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT      (1<<15)
 484 #define I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT        (1<<14)
 485 #define I915_HWB_OOM_INTERRUPT                          (1<<13) /* binner out of memory */
 486 #define I915_SYNC_STATUS_INTERRUPT                      (1<<12)
 487 #define I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT     (1<<11)
 488 #define I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT     (1<<10)
 489 #define I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT       (1<<9)
 490 #define I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT     (1<<8)
 491 #define I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT            (1<<7)
 492 #define I915_DISPLAY_PIPE_A_EVENT_INTERRUPT             (1<<6)
 493 #define I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT            (1<<5)
 494 #define I915_DISPLAY_PIPE_B_EVENT_INTERRUPT             (1<<4)
 495 #define I915_DEBUG_INTERRUPT                            (1<<2)
 496 #define I915_USER_INTERRUPT                             (1<<1)
 497
 498
 499 #define I915REG_HWSTAM          0x02098
 500 #define I915REG_INT_IDENTITY_R  0x020a4
 501 #define I915REG_INT_MASK_R      0x020a8
 502 #define I915REG_INT_ENABLE_R    0x020a0
 503 #define I915REG_INSTPM          0x020c0
 504
 505 #define PIPEADSL                0x70000
 506 #define PIPEBDSL                0x71000
 507
 508 #define I915REG_PIPEASTAT       0x70024
 509 #define I915REG_PIPEBSTAT       0x71024
 510 /*
 511  * The two pipe frame counter registers are not synchronized, so
 512  * reading a stable value is somewhat tricky. The following code
 513  * should work:
 514  *
 515  *  do {
 516  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
 517  *             PIPE_FRAME_HIGH_SHIFT;
 518  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
 519  *             PIPE_FRAME_LOW_SHIFT);
 520  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
 521  *             PIPE_FRAME_HIGH_SHIFT);
 522  *  } while (high1 != high2);
 523  *  frame = (high1 << 8) | low1;
 524  */
 525 #define PIPEAFRAMEHIGH          0x70040
 526 #define PIPEBFRAMEHIGH          0x71040
 527 #define PIPE_FRAME_HIGH_MASK    0x0000ffff
 528 #define PIPE_FRAME_HIGH_SHIFT   0
 529 #define PIPEAFRAMEPIXEL         0x70044
 530 #define PIPEBFRAMEPIXEL         0x71044
 531
 532 #define PIPE_FRAME_LOW_MASK     0xff000000
 533 #define PIPE_FRAME_LOW_SHIFT    24
 534 /*
 535  * Pixel within the current frame is counted in the PIPEAFRAMEPIXEL register
 536  * and is 24 bits wide.
 537  */
 538 #define PIPE_PIXEL_MASK         0x00ffffff
 539 #define PIPE_PIXEL_SHIFT        0
 540
 541 #define I915_FIFO_UNDERRUN_STATUS               (1UL<<31)
 542 #define I915_CRC_ERROR_ENABLE                   (1UL<<29)
 543 #define I915_CRC_DONE_ENABLE                    (1UL<<28)
 544 #define I915_GMBUS_EVENT_ENABLE                 (1UL<<27)
 545 #define I915_VSYNC_INTERRUPT_ENABLE             (1UL<<25)
 546 #define I915_DISPLAY_LINE_COMPARE_ENABLE        (1UL<<24)
 547 #define I915_DPST_EVENT_ENABLE                  (1UL<<23)
 548 #define I915_LEGACY_BLC_EVENT_ENABLE            (1UL<<22)
 549 #define I915_ODD_FIELD_INTERRUPT_ENABLE         (1UL<<21)
 550 #define I915_EVEN_FIELD_INTERRUPT_ENABLE        (1UL<<20)
 551 #define I915_START_VBLANK_INTERRUPT_ENABLE      (1UL<<18)       /* 965 or later */
 552 #define I915_VBLANK_INTERRUPT_ENABLE            (1UL<<17)
 553 #define I915_OVERLAY_UPDATED_ENABLE             (1UL<<16)
 554 #define I915_CRC_ERROR_INTERRUPT_STATUS         (1UL<<13)
 555 #define I915_CRC_DONE_INTERRUPT_STATUS          (1UL<<12)
 556 #define I915_GMBUS_INTERRUPT_STATUS             (1UL<<11)
 557 #define I915_VSYNC_INTERRUPT_STATUS             (1UL<<9)
 558 #define I915_DISPLAY_LINE_COMPARE_STATUS        (1UL<<8)
 559 #define I915_DPST_EVENT_STATUS                  (1UL<<7)
 560 #define I915_LEGACY_BLC_EVENT_STATUS            (1UL<<6)
 561 #define I915_ODD_FIELD_INTERRUPT_STATUS         (1UL<<5)
 562 #define I915_EVEN_FIELD_INTERRUPT_STATUS        (1UL<<4)
 563 #define I915_START_VBLANK_INTERRUPT_STATUS      (1UL<<2)        /* 965 or later */
 564 #define I915_VBLANK_INTERRUPT_STATUS            (1UL<<1)
 565 #define I915_OVERLAY_UPDATED_STATUS             (1UL<<0)
 566
 567 #define SRX_INDEX               0x3c4
 568 #define SRX_DATA                0x3c5
 569 #define SR01                    1
 570 #define SR01_SCREEN_OFF         (1<<5)
 571
 572 #define PPCR                    0x61204
 573 #define PPCR_ON                 (1<<0)
 574
 575 #define DVOB                    0x61140
 576 #define DVOB_ON                 (1<<31)
 577 #define DVOC                    0x61160
 578 #define DVOC_ON                 (1<<31)
 579 #define LVDS                    0x61180
 580 #define LVDS_ON                 (1<<31)
 581
 582 #define ADPA                    0x61100
 583 #define ADPA_DPMS_MASK          (~(3<<10))
 584 #define ADPA_DPMS_ON            (0<<10)
 585 #define ADPA_DPMS_SUSPEND       (1<<10)
 586 #define ADPA_DPMS_STANDBY       (2<<10)
 587 #define ADPA_DPMS_OFF           (3<<10)
 588
 589 #define NOPID                   0x2094
 590 #define LP_RING                 0x2030
 591 #define HP_RING                 0x2040
 592 /* The binner has its own ring buffer:
 593  */
 594 #define HWB_RING                0x2400
 595
 596 #define RING_TAIL               0x00
 597 #define TAIL_ADDR               0x001FFFF8
 598 #define RING_HEAD               0x04
 599 #define HEAD_WRAP_COUNT         0xFFE00000
 600 #define HEAD_WRAP_ONE           0x00200000
 601 #define HEAD_ADDR               0x001FFFFC
 602 #define RING_START              0x08
 603 #define START_ADDR              0x0xFFFFF000
 604 #define RING_LEN                0x0C
 605 #define RING_NR_PAGES           0x001FF000
 606 #define RING_REPORT_MASK        0x00000006
 607 #define RING_REPORT_64K         0x00000002
 608 #define RING_REPORT_128K        0x00000004
 609 #define RING_NO_REPORT          0x00000000
 610 #define RING_VALID_MASK         0x00000001
 611 #define RING_VALID              0x00000001
 612 #define RING_INVALID            0x00000000
 613
 614 /* Instruction parser error reg:
 615  */
 616 #define IPEIR                   0x2088
 617
 618 /* Scratch pad debug 0 reg:
 619  */
 620 #define SCPD0                   0x209c
 621
 622 /* Error status reg:
 623  */
 624 #define ESR                     0x20b8
 625
 626 /* Secondary DMA fetch address debug reg:
 627  */
 628 #define DMA_FADD_S              0x20d4
 629
 630 /* Memory Interface Arbitration State
 631  */
 632 #define MI_ARB_STATE            0x20e4
 633
 634 /* Cache mode 0 reg.
 635  *  - Manipulating render cache behaviour is central
 636  *    to the concept of zone rendering, tuning this reg can help avoid
 637  *    unnecessary render cache reads and even writes (for z/stencil)
 638  *    at beginning and end of scene.
 639  *
 640  * - To change a bit, write to this reg with a mask bit set and the
 641  * bit of interest either set or cleared.  EG: (BIT<<16) | BIT to set.
 642  */
 643 #define Cache_Mode_0            0x2120
 644 #define CACHE_MODE_0            0x2120
 645 #define CM0_MASK_SHIFT          16
 646 #define CM0_IZ_OPT_DISABLE      (1<<6)
 647 #define CM0_ZR_OPT_DISABLE      (1<<5)
 648 #define CM0_DEPTH_EVICT_DISABLE (1<<4)
 649 #define CM0_COLOR_EVICT_DISABLE (1<<3)
 650 #define CM0_DEPTH_WRITE_DISABLE (1<<1)
 651 #define CM0_RC_OP_FLUSH_DISABLE (1<<0)
 652
 653
 654 /* Graphics flush control.  A CPU write flushes the GWB of all writes.
 655  * The data is discarded.
 656  */
 657 #define GFX_FLSH_CNTL           0x2170
 658
 659 /* Binner control.  Defines the location of the bin pointer list:
 660  */
 661 #define BINCTL                  0x2420
 662 #define BC_MASK                 (1 << 9)
 663
 664 /* Binned scene info.
 665  */
 666 #define BINSCENE                0x2428
 667 #define BS_OP_LOAD              (1 << 8)
 668 #define BS_MASK                 (1 << 22)
 669
 670 /* Bin command parser debug reg:
 671  */
 672 #define BCPD                    0x2480
 673
 674 /* Bin memory control debug reg:
 675  */
 676 #define BMCD                    0x2484
 677
 678 /* Bin data cache debug reg:
 679  */
 680 #define BDCD                    0x2488
 681
 682 /* Binner pointer cache debug reg:
 683  */
 684 #define BPCD                    0x248c
 685
 686 /* Binner scratch pad debug reg:
 687  */
 688 #define BINSKPD                 0x24f0
 689
 690 /* HWB scratch pad debug reg:
 691  */
 692 #define HWBSKPD                 0x24f4
 693
 694 /* Binner memory pool reg:
 695  */
 696 #define BMP_BUFFER              0x2430
 697 #define BMP_PAGE_SIZE_4K        (0 << 10)
 698 #define BMP_BUFFER_SIZE_SHIFT   1
 699 #define BMP_ENABLE              (1 << 0)
 700
 701 /* Get/put memory from the binner memory pool:
 702  */
 703 #define BMP_GET                 0x2438
 704 #define BMP_PUT                 0x2440
 705 #define BMP_OFFSET_SHIFT        5
 706
 707 /* 3D state packets:
 708  */
 709 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
 710
 711 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 712 #define SC_UPDATE_SCISSOR       (0x1<<1)
 713 #define SC_ENABLE_MASK          (0x1<<0)
 714 #define SC_ENABLE               (0x1<<0)
 715
 716 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
 717
 718 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
 719 #define SCI_YMIN_MASK      (0xffff<<16)
 720 #define SCI_XMIN_MASK      (0xffff<<0)
 721 #define SCI_YMAX_MASK      (0xffff<<16)
 722 #define SCI_XMAX_MASK      (0xffff<<0)
 723
 724 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 725 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
 726 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
 727 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
 728 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
 729 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
 730 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
 731
 732 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
 733
 734 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
 735 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
 736 #define XY_SRC_COPY_BLT_WRITE_ALPHA     (1<<21)
 737 #define XY_SRC_COPY_BLT_WRITE_RGB       (1<<20)
 738 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15)
 739 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11)
 740
 741
 742 #define MI_BATCH_BUFFER         ((0x30<<23)|1)
 743 #define MI_BATCH_BUFFER_START   (0x31<<23)
 744 #define MI_BATCH_BUFFER_END     (0xA<<23)
 745 #define MI_BATCH_NON_SECURE     (1)
 746
 747 #define MI_BATCH_NON_SECURE_I965 (1<<8)
 748
 749 #define MI_WAIT_FOR_EVENT       ((0x3<<23))
 750 #define MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
 751 #define MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
 752 #define MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
 753
 754 #define MI_LOAD_SCAN_LINES_INCL  ((0x12<<23))
 755
 756 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
 757 #define ASYNC_FLIP                (1<<22)
 758 #define DISPLAY_PLANE_A           (0<<20)
 759 #define DISPLAY_PLANE_B           (1<<20)
 760
 761 /* Display regs */
 762 #define DSPACNTR                0x70180
 763 #define DSPBCNTR                0x71180
 764 #define DISPPLANE_SEL_PIPE_MASK                 (1<<24)
 765
 766 /* Define the region of interest for the binner:
 767  */
 768 #define CMD_OP_BIN_CONTROL       ((0x3<<29)|(0x1d<<24)|(0x84<<16)|4)
 769
 770 #define CMD_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
 771
 772 #define BREADCRUMB_BITS 31
 773 #define BREADCRUMB_MASK ((1U << BREADCRUMB_BITS) - 1)
 774
 775 #define READ_BREADCRUMB(dev_priv)  (((volatile u32*)(dev_priv->hw_status_page))[5])
 776 #define READ_HWSP(dev_priv, reg)  (((volatile u32*)(dev_priv->hw_status_page))[reg])
 777
 778 #define BLC_PWM_CTL             0x61254
 779 #define BACKLIGHT_MODULATION_FREQ_SHIFT         (17)
 780
 781 #define BLC_PWM_CTL2            0x61250
 782 /**
 783  * This is the most significant 15 bits of the number of backlight cycles in a
 784  * complete cycle of the modulated backlight control.
 785  *
 786  * The actual value is this field multiplied by two.
 787  */
 788 #define BACKLIGHT_MODULATION_FREQ_MASK          (0x7fff << 17)
 789 #define BLM_LEGACY_MODE                         (1 << 16)
 790 /**
 791  * This is the number of cycles out of the backlight modulation cycle for which
 792  * the backlight is on.
 793  *
 794  * This field must be no greater than the number of cycles in the complete
 795  * backlight modulation cycle.
 796  */
 797 #define BACKLIGHT_DUTY_CYCLE_SHIFT              (0)
 798 #define BACKLIGHT_DUTY_CYCLE_MASK               (0xffff)
 799
 800 #define I915_GCFGC                      0xf0
 801 #define I915_LOW_FREQUENCY_ENABLE               (1 << 7)
 802 #define I915_DISPLAY_CLOCK_190_200_MHZ          (0 << 4)
 803 #define I915_DISPLAY_CLOCK_333_MHZ              (4 << 4)
 804 #define I915_DISPLAY_CLOCK_MASK                 (7 << 4)
 805
 806 #define I855_HPLLCC                     0xc0
 807 #define I855_CLOCK_CONTROL_MASK                 (3 << 0)
 808 #define I855_CLOCK_133_200                      (0 << 0)
 809 #define I855_CLOCK_100_200                      (1 << 0)
 810 #define I855_CLOCK_100_133                      (2 << 0)
 811 #define I855_CLOCK_166_250                      (3 << 0)
 812
 813 /* p317, 319
 814  */
 815 #define VCLK2_VCO_M        0x6008 /* treat as 16 bit? (includes msbs) */
 816 #define VCLK2_VCO_N        0x600a
 817 #define VCLK2_VCO_DIV_SEL  0x6012
 818
 819 #define VCLK_DIVISOR_VGA0   0x6000
 820 #define VCLK_DIVISOR_VGA1   0x6004
 821 #define VCLK_POST_DIV       0x6010
 822 /** Selects a post divisor of 4 instead of 2. */
 823 # define VGA1_PD_P2_DIV_4       (1 << 15)
 824 /** Overrides the p2 post divisor field */
 825 # define VGA1_PD_P1_DIV_2       (1 << 13)
 826 # define VGA1_PD_P1_SHIFT       8
 827 /** P1 value is 2 greater than this field */
 828 # define VGA1_PD_P1_MASK        (0x1f << 8)
 829 /** Selects a post divisor of 4 instead of 2. */
 830 # define VGA0_PD_P2_DIV_4       (1 << 7)
 831 /** Overrides the p2 post divisor field */
 832 # define VGA0_PD_P1_DIV_2       (1 << 5)
 833 # define VGA0_PD_P1_SHIFT       0
 834 /** P1 value is 2 greater than this field */
 835 # define VGA0_PD_P1_MASK        (0x1f << 0)
 836
 837 /* PCI D state control register */
 838 #define D_STATE         0x6104
 839 #define DSPCLK_GATE_D   0x6200
 840
 841 /* I830 CRTC registers */
 842 #define HTOTAL_A        0x60000
 843 #define HBLANK_A        0x60004
 844 #define HSYNC_A         0x60008
 845 #define VTOTAL_A        0x6000c
 846 #define VBLANK_A        0x60010
 847 #define VSYNC_A         0x60014
 848 #define PIPEASRC        0x6001c
 849 #define BCLRPAT_A       0x60020
 850 #define VSYNCSHIFT_A    0x60028
 851
 852 #define HTOTAL_B        0x61000
 853 #define HBLANK_B        0x61004
 854 #define HSYNC_B         0x61008
 855 #define VTOTAL_B        0x6100c
 856 #define VBLANK_B        0x61010
 857 #define VSYNC_B         0x61014
 858 #define PIPEBSRC        0x6101c
 859 #define BCLRPAT_B       0x61020
 860 #define VSYNCSHIFT_B    0x61028
 861
 862 #define HACTIVE_MASK    0x00000fff
 863 #define VTOTAL_MASK     0x00001fff
 864 #define VTOTAL_SHIFT    16
 865 #define VACTIVE_MASK    0x00000fff
 866 #define VBLANK_END_MASK 0x00001fff
 867 #define VBLANK_END_SHIFT 16
 868 #define VBLANK_START_MASK 0x00001fff
 869
 870 #define PP_STATUS       0x61200
 871 # define PP_ON                                  (1 << 31)
 872 /**
 873  * Indicates that all dependencies of the panel are on:
 874  *
 875  * - PLL enabled
 876  * - pipe enabled
 877  * - LVDS/DVOB/DVOC on
 878  */
 879 # define PP_READY                               (1 << 30)
 880 # define PP_SEQUENCE_NONE                       (0 << 28)
 881 # define PP_SEQUENCE_ON                         (1 << 28)
 882 # define PP_SEQUENCE_OFF                        (2 << 28)
 883 # define PP_SEQUENCE_MASK                       0x30000000
 884 #define PP_CONTROL      0x61204
 885 # define POWER_TARGET_ON                        (1 << 0)
 886
 887 #define LVDSPP_ON       0x61208
 888 #define LVDSPP_OFF      0x6120c
 889 #define PP_CYCLE        0x61210
 890
 891 #define PFIT_CONTROL    0x61230
 892 # define PFIT_ENABLE                            (1 << 31)
 893 # define PFIT_PIPE_MASK                         (3 << 29)
 894 # define PFIT_PIPE_SHIFT                        29
 895 # define VERT_INTERP_DISABLE                    (0 << 10)
 896 # define VERT_INTERP_BILINEAR                   (1 << 10)
 897 # define VERT_INTERP_MASK                       (3 << 10)
 898 # define VERT_AUTO_SCALE                        (1 << 9)
 899 # define HORIZ_INTERP_DISABLE                   (0 << 6)
 900 # define HORIZ_INTERP_BILINEAR                  (1 << 6)
 901 # define HORIZ_INTERP_MASK                      (3 << 6)
 902 # define HORIZ_AUTO_SCALE                       (1 << 5)
 903 # define PANEL_8TO6_DITHER_ENABLE               (1 << 3)
 904
 905 #define PFIT_PGM_RATIOS 0x61234
 906 # define PFIT_VERT_SCALE_MASK                   0xfff00000
 907 # define PFIT_HORIZ_SCALE_MASK                  0x0000fff0
 908
 909 #define PFIT_AUTO_RATIOS        0x61238
 910
 911
 912 #define DPLL_A          0x06014
 913 #define DPLL_B          0x06018
 914 # define DPLL_VCO_ENABLE                        (1 << 31)
 915 # define DPLL_DVO_HIGH_SPEED                    (1 << 30)
 916 # define DPLL_SYNCLOCK_ENABLE                   (1 << 29)
 917 # define DPLL_VGA_MODE_DIS                      (1 << 28)
 918 # define DPLLB_MODE_DAC_SERIAL                  (1 << 26) /* i915 */
 919 # define DPLLB_MODE_LVDS                        (2 << 26) /* i915 */
 920 # define DPLL_MODE_MASK                         (3 << 26)
 921 # define DPLL_DAC_SERIAL_P2_CLOCK_DIV_10        (0 << 24) /* i915 */
 922 # define DPLL_DAC_SERIAL_P2_CLOCK_DIV_5         (1 << 24) /* i915 */
 923 # define DPLLB_LVDS_P2_CLOCK_DIV_14             (0 << 24) /* i915 */
 924 # define DPLLB_LVDS_P2_CLOCK_DIV_7              (1 << 24) /* i915 */
 925 # define DPLL_P2_CLOCK_DIV_MASK                 0x03000000 /* i915 */
 926 # define DPLL_FPA01_P1_POST_DIV_MASK            0x00ff0000 /* i915 */
 927 /**
 928  *  The i830 generation, in DAC/serial mode, defines p1 as two plus this
 929  * bitfield, or just 2 if PLL_P1_DIVIDE_BY_TWO is set.
 930  */
 931 # define DPLL_FPA01_P1_POST_DIV_MASK_I830       0x001f0000
 932 /**
 933  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
 934  * this field (only one bit may be set).
 935  */
 936 # define DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS  0x003f0000
 937 # define DPLL_FPA01_P1_POST_DIV_SHIFT           16
 938 # define PLL_P2_DIVIDE_BY_4                     (1 << 23) /* i830, required in DVO non-gang */
 939 # define PLL_P1_DIVIDE_BY_TWO                   (1 << 21) /* i830 */
 940 # define PLL_REF_INPUT_DREFCLK                  (0 << 13)
 941 # define PLL_REF_INPUT_TVCLKINA                 (1 << 13) /* i830 */
 942 # define PLL_REF_INPUT_TVCLKINBC                (2 << 13) /* SDVO TVCLKIN */
 943 # define PLLB_REF_INPUT_SPREADSPECTRUMIN        (3 << 13)
 944 # define PLL_REF_INPUT_MASK                     (3 << 13)
 945 # define PLL_LOAD_PULSE_PHASE_SHIFT             9
 946 /*
 947  * Parallel to Serial Load Pulse phase selection.
 948  * Selects the phase for the 10X DPLL clock for the PCIe
 949  * digital display port. The range is 4 to 13; 10 or more
 950  * is just a flip delay. The default is 6
 951  */
 952 # define PLL_LOAD_PULSE_PHASE_MASK              (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
 953 # define DISPLAY_RATE_SELECT_FPA1               (1 << 8)
 954
 955 /**
 956  * SDVO multiplier for 945G/GM. Not used on 965.
 957  *
 958  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
 959  */
 960 # define SDVO_MULTIPLIER_MASK                   0x000000ff
 961 # define SDVO_MULTIPLIER_SHIFT_HIRES            4
 962 # define SDVO_MULTIPLIER_SHIFT_VGA              0
 963
 964 /** @defgroup DPLL_MD
 965  * @{
 966  */
 967 /** Pipe A SDVO/UDI clock multiplier/divider register for G965. */
 968 #define DPLL_A_MD               0x0601c
 969 /** Pipe B SDVO/UDI clock multiplier/divider register for G965. */
 970 #define DPLL_B_MD               0x06020
 971 /**
 972  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
 973  *
 974  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
 975  */
 976 # define DPLL_MD_UDI_DIVIDER_MASK               0x3f000000
 977 # define DPLL_MD_UDI_DIVIDER_SHIFT              24
 978 /** UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
 979 # define DPLL_MD_VGA_UDI_DIVIDER_MASK           0x003f0000
 980 # define DPLL_MD_VGA_UDI_DIVIDER_SHIFT          16
 981 /**
 982  * SDVO/UDI pixel multiplier.
 983  *
 984  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
 985  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
 986  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
 987  * dummy bytes in the datastream at an increased clock rate, with both sides of
 988  * the link knowing how many bytes are fill.
 989  *
 990  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
 991  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
 992  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
 993  * through an SDVO command.
 994  *
 995  * This register field has values of multiplication factor minus 1, with
 996  * a maximum multiplier of 5 for SDVO.
 997  */
 998 # define DPLL_MD_UDI_MULTIPLIER_MASK            0x00003f00
 999 # define DPLL_MD_UDI_MULTIPLIER_SHIFT           8
1000 /** SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
1001  * This best be set to the default value (3) or the CRT won't work. No,
1002  * I don't entirely understand what this does...
1003  */
1004 # define DPLL_MD_VGA_UDI_MULTIPLIER_MASK        0x0000003f
1005 # define DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT       0
1006 /** @} */
1007
1008 #define DPLL_TEST               0x606c
1009 # define DPLLB_TEST_SDVO_DIV_1                  (0 << 22)
1010 # define DPLLB_TEST_SDVO_DIV_2                  (1 << 22)
1011 # define DPLLB_TEST_SDVO_DIV_4                  (2 << 22)
1012 # define DPLLB_TEST_SDVO_DIV_MASK               (3 << 22)
1013 # define DPLLB_TEST_N_BYPASS                    (1 << 19)
1014 # define DPLLB_TEST_M_BYPASS                    (1 << 18)
1015 # define DPLLB_INPUT_BUFFER_ENABLE              (1 << 16)
1016 # define DPLLA_TEST_N_BYPASS                    (1 << 3)
1017 # define DPLLA_TEST_M_BYPASS                    (1 << 2)
1018 # define DPLLA_INPUT_BUFFER_ENABLE              (1 << 0)
1019
1020 #define ADPA                    0x61100
1021 #define ADPA_DAC_ENABLE         (1<<31)
1022 #define ADPA_DAC_DISABLE        0
1023 #define ADPA_PIPE_SELECT_MASK   (1<<30)
1024 #define ADPA_PIPE_A_SELECT      0
1025 #define ADPA_PIPE_B_SELECT      (1<<30)
1026 #define ADPA_USE_VGA_HVPOLARITY (1<<15)
1027 #define ADPA_SETS_HVPOLARITY    0
1028 #define ADPA_VSYNC_CNTL_DISABLE (1<<11)
1029 #define ADPA_VSYNC_CNTL_ENABLE  0
1030 #define ADPA_HSYNC_CNTL_DISABLE (1<<10)
1031 #define ADPA_HSYNC_CNTL_ENABLE  0
1032 #define ADPA_VSYNC_ACTIVE_HIGH  (1<<4)
1033 #define ADPA_VSYNC_ACTIVE_LOW   0
1034 #define ADPA_HSYNC_ACTIVE_HIGH  (1<<3)
1035 #define ADPA_HSYNC_ACTIVE_LOW   0
1036
1037 #define FPA0            0x06040
1038 #define FPA1            0x06044
1039 #define FPB0            0x06048
1040 #define FPB1            0x0604c
1041 # define FP_N_DIV_MASK                          0x003f0000
1042 # define FP_N_DIV_SHIFT                         16
1043 # define FP_M1_DIV_MASK                         0x00003f00
1044 # define FP_M1_DIV_SHIFT                        8
1045 # define FP_M2_DIV_MASK                         0x0000003f
1046 # define FP_M2_DIV_SHIFT                        0
1047
1048
1049 #define PORT_HOTPLUG_EN         0x61110
1050 # define SDVOB_HOTPLUG_INT_EN                   (1 << 26)
1051 # define SDVOC_HOTPLUG_INT_EN                   (1 << 25)
1052 # define TV_HOTPLUG_INT_EN                      (1 << 18)
1053 # define CRT_HOTPLUG_INT_EN                     (1 << 9)
1054 # define CRT_HOTPLUG_FORCE_DETECT               (1 << 3)
1055
1056 #define PORT_HOTPLUG_STAT       0x61114
1057 # define CRT_HOTPLUG_INT_STATUS                 (1 << 11)
1058 # define TV_HOTPLUG_INT_STATUS                  (1 << 10)
1059 # define CRT_HOTPLUG_MONITOR_MASK               (3 << 8)
1060 # define CRT_HOTPLUG_MONITOR_COLOR              (3 << 8)
1061 # define CRT_HOTPLUG_MONITOR_MONO               (2 << 8)
1062 # define CRT_HOTPLUG_MONITOR_NONE               (0 << 8)
1063 # define SDVOC_HOTPLUG_INT_STATUS               (1 << 7)
1064 # define SDVOB_HOTPLUG_INT_STATUS               (1 << 6)
1065
1066 #define SDVOB                   0x61140
1067 #define SDVOC                   0x61160
1068 #define SDVO_ENABLE                             (1 << 31)
1069 #define SDVO_PIPE_B_SELECT                      (1 << 30)
1070 #define SDVO_STALL_SELECT                       (1 << 29)
1071 #define SDVO_INTERRUPT_ENABLE                   (1 << 26)
1072 /**
1073  * 915G/GM SDVO pixel multiplier.
1074  *
1075  * Programmed value is multiplier - 1, up to 5x.
1076  *
1077  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
1078  */
1079 #define SDVO_PORT_MULTIPLY_MASK                 (7 << 23)
1080 #define SDVO_PORT_MULTIPLY_SHIFT                23
1081 #define SDVO_PHASE_SELECT_MASK                  (15 << 19)
1082 #define SDVO_PHASE_SELECT_DEFAULT               (6 << 19)
1083 #define SDVO_CLOCK_OUTPUT_INVERT                (1 << 18)
1084 #define SDVOC_GANG_MODE                         (1 << 16)
1085 #define SDVO_BORDER_ENABLE                      (1 << 7)
1086 #define SDVOB_PCIE_CONCURRENCY                  (1 << 3)
1087 #define SDVO_DETECTED                           (1 << 2)
1088 /* Bits to be preserved when writing */
1089 #define SDVOB_PRESERVE_MASK                     ((1 << 17) | (1 << 16) | (1 << 14))
1090 #define SDVOC_PRESERVE_MASK                     (1 << 17)
1091
1092 /** @defgroup LVDS
1093  * @{
1094  */
1095 /**
1096  * This register controls the LVDS output enable, pipe selection, and data
1097  * format selection.
1098  *
1099  * All of the clock/data pairs are force powered down by power sequencing.
1100  */
1101 #define LVDS                    0x61180
1102 /**
1103  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
1104  * the DPLL semantics change when the LVDS is assigned to that pipe.
1105  */
1106 # define LVDS_PORT_EN                   (1 << 31)
1107 /** Selects pipe B for LVDS data.  Must be set on pre-965. */
1108 # define LVDS_PIPEB_SELECT              (1 << 30)
1109
1110 /**
1111  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
1112  * pixel.
1113  */
1114 # define LVDS_A0A2_CLKA_POWER_MASK      (3 << 8)
1115 # define LVDS_A0A2_CLKA_POWER_DOWN      (0 << 8)
1116 # define LVDS_A0A2_CLKA_POWER_UP        (3 << 8)
1117 /**
1118  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
1119  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
1120  * on.
1121  */
1122 # define LVDS_A3_POWER_MASK             (3 << 6)
1123 # define LVDS_A3_POWER_DOWN             (0 << 6)
1124 # define LVDS_A3_POWER_UP               (3 << 6)
1125 /**
1126  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
1127  * is set.
1128  */
1129 # define LVDS_CLKB_POWER_MASK           (3 << 4)
1130 # define LVDS_CLKB_POWER_DOWN           (0 << 4)
1131 # define LVDS_CLKB_POWER_UP             (3 << 4)
1132
1133 /**
1134  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
1135  * setting for whether we are in dual-channel mode.  The B3 pair will
1136  * additionally only be powered up when LVDS_A3_POWER_UP is set.
1137  */
1138 # define LVDS_B0B3_POWER_MASK           (3 << 2)
1139 # define LVDS_B0B3_POWER_DOWN           (0 << 2)
1140 # define LVDS_B0B3_POWER_UP             (3 << 2)
1141
1142 #define PIPEACONF 0x70008
1143 #define PIPEACONF_ENABLE        (1<<31)
1144 #define PIPEACONF_DISABLE       0
1145 #define PIPEACONF_DOUBLE_WIDE   (1<<30)
1146 #define I965_PIPECONF_ACTIVE    (1<<30)
1147 #define PIPEACONF_SINGLE_WIDE   0
1148 #define PIPEACONF_PIPE_UNLOCKED 0
1149 #define PIPEACONF_PIPE_LOCKED   (1<<25)
1150 #define PIPEACONF_PALETTE       0
1151 #define PIPEACONF_GAMMA         (1<<24)
1152 #define PIPECONF_FORCE_BORDER   (1<<25)
1153 #define PIPECONF_PROGRESSIVE    (0 << 21)
1154 #define PIPECONF_INTERLACE_W_FIELD_INDICATION   (6 << 21)
1155 #define PIPECONF_INTERLACE_FIELD_0_ONLY         (7 << 21)
1156
1157 #define DSPARB    0x70030
1158 #define DSPARB_CSTART_MASK      (0x7f << 7)
1159 #define DSPARB_CSTART_SHIFT     7
1160 #define DSPARB_BSTART_MASK      (0x7f)
1161 #define DSPARB_BSTART_SHIFT     0
1162
1163 #define PIPEBCONF 0x71008
1164 #define PIPEBCONF_ENABLE        (1<<31)
1165 #define PIPEBCONF_DISABLE       0
1166 #define PIPEBCONF_DOUBLE_WIDE   (1<<30)
1167 #define PIPEBCONF_DISABLE       0
1168 #define PIPEBCONF_GAMMA         (1<<24)
1169 #define PIPEBCONF_PALETTE       0
1170
1171 #define PIPEBGCMAXRED           0x71010
1172 #define PIPEBGCMAXGREEN         0x71014
1173 #define PIPEBGCMAXBLUE          0x71018
1174 #define PIPEBSTAT               0x71024
1175 #define PIPEBFRAMEHIGH          0x71040
1176 #define PIPEBFRAMEPIXEL         0x71044
1177
1178 #define DSPACNTR                0x70180
1179 #define DSPBCNTR                0x71180
1180 #define DISPLAY_PLANE_ENABLE                    (1<<31)
1181 #define DISPLAY_PLANE_DISABLE                   0
1182 #define DISPPLANE_GAMMA_ENABLE                  (1<<30)
1183 #define DISPPLANE_GAMMA_DISABLE                 0
1184 #define DISPPLANE_PIXFORMAT_MASK                (0xf<<26)
1185 #define DISPPLANE_8BPP                          (0x2<<26)
1186 #define DISPPLANE_15_16BPP                      (0x4<<26)
1187 #define DISPPLANE_16BPP                         (0x5<<26)
1188 #define DISPPLANE_32BPP_NO_ALPHA                (0x6<<26)
1189 #define DISPPLANE_32BPP                         (0x7<<26)
1190 #define DISPPLANE_STEREO_ENABLE                 (1<<25)
1191 #define DISPPLANE_STEREO_DISABLE                0
1192 #define DISPPLANE_SEL_PIPE_MASK                 (1<<24)
1193 #define DISPPLANE_SEL_PIPE_A                    0
1194 #define DISPPLANE_SEL_PIPE_B                    (1<<24)
1195 #define DISPPLANE_SRC_KEY_ENABLE                (1<<22)
1196 #define DISPPLANE_SRC_KEY_DISABLE               0
1197 #define DISPPLANE_LINE_DOUBLE                   (1<<20)
1198 #define DISPPLANE_NO_LINE_DOUBLE                0
1199 #define DISPPLANE_STEREO_POLARITY_FIRST         0
1200 #define DISPPLANE_STEREO_POLARITY_SECOND        (1<<18)
1201 /* plane B only */
1202 #define DISPPLANE_ALPHA_TRANS_ENABLE            (1<<15)
1203 #define DISPPLANE_ALPHA_TRANS_DISABLE           0
1204 #define DISPPLANE_SPRITE_ABOVE_DISPLAYA         0
1205 #define DISPPLANE_SPRITE_ABOVE_OVERLAY          (1)
1206
1207 #define DSPABASE                0x70184
1208 #define DSPASTRIDE              0x70188
1209
1210 #define DSPBBASE                0x71184
1211 #define DSPBADDR                DSPBBASE
1212 #define DSPBSTRIDE              0x71188
1213
1214 #define DSPAKEYVAL              0x70194
1215 #define DSPAKEYMASK             0x70198
1216
1217 #define DSPAPOS                 0x7018C /* reserved */
1218 #define DSPASIZE                0x70190
1219 #define DSPBPOS                 0x7118C
1220 #define DSPBSIZE                0x71190
1221
1222 #define DSPASURF                0x7019C
1223 #define DSPATILEOFF             0x701A4
1224
1225 #define DSPBSURF                0x7119C
1226 #define DSPBTILEOFF             0x711A4
1227
1228 #define VGACNTRL                0x71400
1229 # define VGA_DISP_DISABLE                       (1 << 31)
1230 # define VGA_2X_MODE                            (1 << 30)
1231 # define VGA_PIPE_B_SELECT                      (1 << 29)
1232
1233 /*
1234  * Some BIOS scratch area registers.  The 845 (and 830?) store the amount
1235  * of video memory available to the BIOS in SWF1.
1236  */
1237
1238 #define SWF0                    0x71410
1239
1240 /*
1241  * 855 scratch registers.
1242  */
1243 #define SWF10                   0x70410
1244
1245 #define SWF30                   0x72414
1246
1247 /*
1248  * Overlay registers.  These are overlay registers accessed via MMIO.
1249  * Those loaded via the overlay register page are defined in i830_video.c.
1250  */
1251 #define OVADD                   0x30000
1252
1253 #define DOVSTA                  0x30008
1254 #define OC_BUF                  (0x3<<20)
1255
1256 #define OGAMC5                  0x30010
1257 #define OGAMC4                  0x30014
1258 #define OGAMC3                  0x30018
1259 #define OGAMC2                  0x3001c
1260 #define OGAMC1                  0x30020
1261 #define OGAMC0                  0x30024
1262 /*
1263  * Palette registers
1264  */
1265 #define PALETTE_A               0x0a000
1266 #define PALETTE_B               0x0a800
1267
1268 #define IS_I830(dev) ((dev)->pci_device == 0x3577)
1269 #define IS_845G(dev) ((dev)->pci_device == 0x2562)
1270 #define IS_I85X(dev) ((dev)->pci_device == 0x3582)
1271 #define IS_I855(dev) ((dev)->pci_device == 0x3582)
1272 #define IS_I865G(dev) ((dev)->pci_device == 0x2572)
1273
1274 #define IS_I915G(dev) ((dev)->pci_device == 0x2582 || (dev)->pci_device == 0x258a)
1275 #define IS_I915GM(dev) ((dev)->pci_device == 0x2592)
1276 #define IS_I945G(dev) ((dev)->pci_device == 0x2772)
1277 #define IS_I945GM(dev) ((dev)->pci_device == 0x27A2 ||\
1278                         (dev)->pci_device == 0x27AE)
1279 #define IS_I965G(dev) ((dev)->pci_device == 0x2972 || \
1280                        (dev)->pci_device == 0x2982 || \
1281                        (dev)->pci_device == 0x2992 || \
1282                        (dev)->pci_device == 0x29A2 || \
1283                        (dev)->pci_device == 0x2A02 || \
1284                        (dev)->pci_device == 0x2A12 || \
1285                        (dev)->pci_device == 0x2A42)
1286
1287 #define IS_I965GM(dev) ((dev)->pci_device == 0x2A02)
1288
1289 #define IS_IGD_GM(dev) ((dev)->pci_device == 0x2A42)
1290
1291 #define IS_G33(dev)    ((dev)->pci_device == 0x29C2 ||  \
1292                         (dev)->pci_device == 0x29B2 ||  \
1293                         (dev)->pci_device == 0x29D2)
1294
1295 #define IS_I9XX(dev) (IS_I915G(dev) || IS_I915GM(dev) || IS_I945G(dev) || \
1296                       IS_I945GM(dev) || IS_I965G(dev) || IS_G33(dev))
1297
1298 #define IS_MOBILE(dev) (IS_I830(dev) || IS_I85X(dev) || IS_I915GM(dev) || \
1299                         IS_I945GM(dev) || IS_I965GM(dev) || IS_IGD_GM(dev))
1300
1301 #define I915_NEED_GFX_HWS(dev) (IS_G33(dev) || IS_IGD_GM(dev))
1302
1303 #define PRIMARY_RINGBUFFER_SIZE         (128*1024)
1304
1305 #endif