shared-core/nouveau_drm.h

   1 /*
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  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #ifndef __NOUVEAU_DRM_H__
  26 #define __NOUVEAU_DRM_H__
  27
  28 #define NOUVEAU_DRM_HEADER_PATCHLEVEL 10
  29
  30 struct drm_nouveau_channel_alloc {
  31         uint32_t     fb_ctxdma_handle;
  32         uint32_t     tt_ctxdma_handle;
  33
  34         int          channel;
  35         uint32_t     put_base;
  36         /* FIFO control regs */
  37         drm_handle_t ctrl;
  38         int          ctrl_size;
  39         /* DMA command buffer */
  40         drm_handle_t cmdbuf;
  41         int          cmdbuf_size;
  42         /* Notifier memory */
  43         drm_handle_t notifier;
  44         int          notifier_size;
  45 };
  46
  47 struct drm_nouveau_channel_free {
  48         int channel;
  49 };
  50
  51 struct drm_nouveau_grobj_alloc {
  52         int      channel;
  53         uint32_t handle;
  54         int      class;
  55 };
  56
  57 #define NOUVEAU_MEM_ACCESS_RO   1
  58 #define NOUVEAU_MEM_ACCESS_WO   2
  59 #define NOUVEAU_MEM_ACCESS_RW   3
  60 struct drm_nouveau_notifierobj_alloc {
  61         int      channel;
  62         uint32_t handle;
  63         int      count;
  64
  65         uint32_t offset;
  66 };
  67
  68 struct drm_nouveau_gpuobj_free {
  69         int      channel;
  70         uint32_t handle;
  71 };
  72
  73 /* This is needed to avoid a race condition.
  74  * Otherwise you may be writing in the fetch area.
  75  * Is this large enough, as it's only 32 bytes, and the maximum fetch size is 256 bytes?
  76  */
  77 #define NOUVEAU_DMA_SKIPS 8
  78
  79 #define NOUVEAU_MEM_FB                  0x00000001
  80 #define NOUVEAU_MEM_AGP                 0x00000002
  81 #define NOUVEAU_MEM_FB_ACCEPTABLE       0x00000004
  82 #define NOUVEAU_MEM_AGP_ACCEPTABLE      0x00000008
  83 #define NOUVEAU_MEM_PCI                 0x00000010
  84 #define NOUVEAU_MEM_PCI_ACCEPTABLE      0x00000020
  85 #define NOUVEAU_MEM_PINNED              0x00000040
  86 #define NOUVEAU_MEM_USER_BACKED         0x00000080
  87 #define NOUVEAU_MEM_MAPPED              0x00000100
  88 #define NOUVEAU_MEM_INSTANCE            0x00000200 /* internal */
  89 #define NOUVEAU_MEM_NOTIFIER            0x00000400 /* internal */
  90 #define NOUVEAU_MEM_NOVM                0x00000800 /* internal */
  91 #define NOUVEAU_MEM_INTERNAL (NOUVEAU_MEM_INSTANCE | \
  92                               NOUVEAU_MEM_NOTIFIER | \
  93                               NOUVEAU_MEM_NOVM)
  94
  95 struct drm_nouveau_mem_alloc {
  96         int flags;
  97         int alignment;
  98         uint64_t size;  // in bytes
  99         uint64_t offset;
 100         drm_handle_t map_handle;
 101 };
 102
 103 struct drm_nouveau_mem_free {
 104         uint64_t offset;
 105         int flags;
 106 };
 107
 108 /* FIXME : maybe unify {GET,SET}PARAMs */
 109 #define NOUVEAU_GETPARAM_PCI_VENDOR      3
 110 #define NOUVEAU_GETPARAM_PCI_DEVICE      4
 111 #define NOUVEAU_GETPARAM_BUS_TYPE        5
 112 #define NOUVEAU_GETPARAM_FB_PHYSICAL     6
 113 #define NOUVEAU_GETPARAM_AGP_PHYSICAL    7
 114 #define NOUVEAU_GETPARAM_FB_SIZE         8
 115 #define NOUVEAU_GETPARAM_AGP_SIZE        9
 116 #define NOUVEAU_GETPARAM_PCI_PHYSICAL    10
 117 #define NOUVEAU_GETPARAM_CHIPSET_ID      11
 118 struct drm_nouveau_getparam {
 119         uint64_t param;
 120         uint64_t value;
 121 };
 122
 123 #define NOUVEAU_SETPARAM_CMDBUF_LOCATION 1
 124 #define NOUVEAU_SETPARAM_CMDBUF_SIZE     2
 125 struct drm_nouveau_setparam {
 126         uint64_t param;
 127         uint64_t value;
 128 };
 129
 130 enum nouveau_card_type {
 131         NV_UNKNOWN =0,
 132         NV_04      =4,
 133         NV_05      =5,
 134         NV_10      =10,
 135         NV_11      =11,
 136         NV_17      =17,
 137         NV_20      =20,
 138         NV_30      =30,
 139         NV_40      =40,
 140         NV_44      =44,
 141         NV_50      =50,
 142         NV_LAST    =0xffff,
 143 };
 144
 145 enum nouveau_bus_type {
 146         NV_AGP     =0,
 147         NV_PCI     =1,
 148         NV_PCIE    =2,
 149 };
 150
 151 #define NOUVEAU_MAX_SAREA_CLIPRECTS 16
 152
 153 struct drm_nouveau_sarea {
 154         /* the cliprects */
 155         struct drm_clip_rect boxes[NOUVEAU_MAX_SAREA_CLIPRECTS];
 156         unsigned int nbox;
 157 };
 158
 159 #define DRM_NOUVEAU_CARD_INIT          0x00
 160 #define DRM_NOUVEAU_GETPARAM           0x01
 161 #define DRM_NOUVEAU_SETPARAM           0x02
 162 #define DRM_NOUVEAU_CHANNEL_ALLOC      0x03
 163 #define DRM_NOUVEAU_CHANNEL_FREE       0x04
 164 #define DRM_NOUVEAU_GROBJ_ALLOC        0x05
 165 #define DRM_NOUVEAU_NOTIFIEROBJ_ALLOC  0x06
 166 #define DRM_NOUVEAU_GPUOBJ_FREE        0x07
 167 #define DRM_NOUVEAU_MEM_ALLOC          0x08
 168 #define DRM_NOUVEAU_MEM_FREE           0x09
 169
 170 #endif /* __NOUVEAU_DRM_H__ */