shared-core/nv40_fifo.c

   1 /*
   2  * Copyright (C) 2007 Ben Skeggs.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining
   6  * a copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sublicense, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial
  15  * portions of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  18  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.
  20  * IN NO EVENT SHALL THE COPYRIGHT OWNER(S) AND/OR ITS SUPPLIERS BE
  21  * LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION
  22  * OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION
  23  * WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  */
  26
  27 #include "drmP.h"
  28 #include "nouveau_drv.h"
  29 #include "nouveau_drm.h"
  30
  31 #define RAMFC_WR(offset, val)   NV_WRITE(fifoctx + NV40_RAMFC_##offset, (val))
  32 #define RAMFC_RD(offset)        NV_READ (fifoctx + NV40_RAMFC_##offset)
  33
  34 int
  35 nv40_fifo_create_context(drm_device_t *dev, int channel)
  36 {
  37         drm_nouveau_private_t *dev_priv = dev->dev_private;
  38         struct nouveau_fifo *chan = &dev_priv->fifos[channel];
  39         uint32_t fifoctx, grctx, pushbuf;
  40         int i;
  41
  42         fifoctx = NV_RAMIN + dev_priv->ramfc_offset + channel*128;
  43         for (i=0;i<128;i+=4)
  44                 NV_WRITE(fifoctx + i, 0);
  45
  46         grctx   = nouveau_chip_instance_get(dev, chan->ramin_grctx);
  47         pushbuf = nouveau_chip_instance_get(dev, chan->cmdbuf_obj->instance);
  48
  49         /* Fill entries that are seen filled in dumps of nvidia driver just
  50          * after channel's is put into DMA mode
  51          */
  52         RAMFC_WR(DMA_PUT       , chan->pushbuf_base);
  53         RAMFC_WR(DMA_GET       , chan->pushbuf_base);
  54         RAMFC_WR(DMA_INSTANCE  , pushbuf);
  55         RAMFC_WR(DMA_FETCH     , NV_PFIFO_CACHE1_DMA_FETCH_TRIG_128_BYTES |
  56                                  NV_PFIFO_CACHE1_DMA_FETCH_SIZE_128_BYTES |
  57                                  NV_PFIFO_CACHE1_DMA_FETCH_MAX_REQS_8 |
  58 #ifdef __BIG_ENDIAN
  59                                  NV_PFIFO_CACHE1_BIG_ENDIAN |
  60 #endif
  61                                  0x30000000 /* no idea.. */);
  62         RAMFC_WR(DMA_SUBROUTINE, 0);
  63         RAMFC_WR(GRCTX_INSTANCE, grctx);
  64         RAMFC_WR(DMA_TIMESLICE , 0x0001FFFF);
  65
  66         return 0;
  67 }
  68
  69 void
  70 nv40_fifo_destroy_context(drm_device_t *dev, int channel)
  71 {
  72         drm_nouveau_private_t *dev_priv = dev->dev_private;
  73         uint32_t fifoctx;
  74         int i;
  75
  76         fifoctx = NV_RAMIN + dev_priv->ramfc_offset + channel*128;
  77         for (i=0;i<128;i+=4)
  78                 NV_WRITE(fifoctx + i, 0);
  79 }
  80
  81 int
  82 nv40_fifo_load_context(drm_device_t *dev, int channel)
  83 {
  84         drm_nouveau_private_t *dev_priv = dev->dev_private;
  85         uint32_t fifoctx;
  86         uint32_t tmp, tmp2;
  87
  88         fifoctx = NV_RAMIN + dev_priv->ramfc_offset + channel*128;
  89
  90         NV_WRITE(NV04_PFIFO_CACHE1_DMA_GET          , RAMFC_RD(DMA_GET));
  91         NV_WRITE(NV04_PFIFO_CACHE1_DMA_PUT          , RAMFC_RD(DMA_PUT));
  92         NV_WRITE(NV10_PFIFO_CACHE1_REF_CNT          , RAMFC_RD(REF_CNT));
  93         NV_WRITE(NV04_PFIFO_CACHE1_DMA_INSTANCE     , RAMFC_RD(DMA_INSTANCE));
  94         NV_WRITE(NV10_PFIFO_CACHE1_DMA_DCOUNT       , RAMFC_RD(DMA_DCOUNT));
  95         NV_WRITE(NV04_PFIFO_CACHE1_DMA_STATE        , RAMFC_RD(DMA_STATE));
  96
  97         /* No idea what 0x2058 is.. */
  98         tmp   = RAMFC_RD(DMA_FETCH);
  99         tmp2  = NV_READ(0x2058) & 0xFFF;
 100         tmp2 |= (tmp & 0x30000000);
 101         NV_WRITE(0x2058, tmp2);
 102         tmp  &= ~0x30000000;
 103         NV_WRITE(NV04_PFIFO_CACHE1_DMA_FETCH        , tmp);
 104
 105         NV_WRITE(NV04_PFIFO_CACHE1_ENGINE           , RAMFC_RD(ENGINE));
 106         NV_WRITE(NV04_PFIFO_CACHE1_PULL1            , RAMFC_RD(PULL1_ENGINE));
 107         NV_WRITE(NV10_PFIFO_CACHE1_ACQUIRE_VALUE    , RAMFC_RD(ACQUIRE_VALUE));
 108         NV_WRITE(NV10_PFIFO_CACHE1_ACQUIRE_TIMESTAMP, RAMFC_RD(ACQUIRE_TIMESTAMP));
 109         NV_WRITE(NV10_PFIFO_CACHE1_ACQUIRE_TIMEOUT  , RAMFC_RD(ACQUIRE_TIMEOUT));
 110         NV_WRITE(NV10_PFIFO_CACHE1_SEMAPHORE        , RAMFC_RD(SEMAPHORE));
 111         NV_WRITE(NV10_PFIFO_CACHE1_DMA_SUBROUTINE   , RAMFC_RD(DMA_SUBROUTINE));
 112         NV_WRITE(NV40_PFIFO_GRCTX_INSTANCE          , RAMFC_RD(GRCTX_INSTANCE));
 113         NV_WRITE(0x32e4, RAMFC_RD(UNK_40));
 114         /* NVIDIA does this next line twice... */
 115         NV_WRITE(0x32e8, RAMFC_RD(UNK_44));
 116         NV_WRITE(0x2088, RAMFC_RD(UNK_4C));
 117         NV_WRITE(0x3300, RAMFC_RD(UNK_50));
 118
 119         /* not sure what part is PUT, and which is GET.. never seen a non-zero
 120          * value appear in a mmio-trace yet..
 121          */
 122 #if 0
 123         tmp = NV_READ(UNK_84);
 124         NV_WRITE(NV_PFIFO_CACHE1_GET, tmp ???);
 125         NV_WRITE(NV_PFIFO_CACHE1_PUT, tmp ???);
 126 #endif
 127
 128         /* Don't clobber the TIMEOUT_ENABLED flag when restoring from RAMFC */
 129         tmp  = NV_READ(NV04_PFIFO_DMA_TIMESLICE) & ~0x1FFFF;
 130         tmp |= RAMFC_RD(DMA_TIMESLICE) & 0x1FFFF;
 131         NV_WRITE(NV04_PFIFO_DMA_TIMESLICE, tmp);
 132
 133         /* Set channel active, and in DMA mode */
 134         NV_WRITE(NV03_PFIFO_CACHE1_PUSH1  , 0x00010000 | channel);
 135         /* Reset DMA_CTL_AT_INFO to INVALID */
 136         tmp = NV_READ(NV04_PFIFO_CACHE1_DMA_CTL) & ~(1<<31);
 137         NV_WRITE(NV04_PFIFO_CACHE1_DMA_CTL, tmp);
 138
 139         return 0;
 140 }
 141
 142 int
 143 nv40_fifo_save_context(drm_device_t *dev, int channel)
 144 {
 145         drm_nouveau_private_t *dev_priv = dev->dev_private;
 146         uint32_t fifoctx;
 147         uint32_t tmp;
 148
 149         fifoctx = NV_RAMIN + dev_priv->ramfc_offset + channel*128;
 150
 151         RAMFC_WR(DMA_PUT          , NV_READ(NV04_PFIFO_CACHE1_DMA_PUT));
 152         RAMFC_WR(DMA_GET          , NV_READ(NV04_PFIFO_CACHE1_DMA_GET));
 153         RAMFC_WR(REF_CNT          , NV_READ(NV10_PFIFO_CACHE1_REF_CNT));
 154         RAMFC_WR(DMA_INSTANCE     , NV_READ(NV04_PFIFO_CACHE1_DMA_INSTANCE));
 155         RAMFC_WR(DMA_DCOUNT       , NV_READ(NV10_PFIFO_CACHE1_DMA_DCOUNT));
 156         RAMFC_WR(DMA_STATE        , NV_READ(NV04_PFIFO_CACHE1_DMA_STATE));
 157
 158         tmp  = NV_READ(NV04_PFIFO_CACHE1_DMA_FETCH);
 159         tmp |= NV_READ(0x2058) & 0x30000000;
 160         RAMFC_WR(DMA_FETCH        , tmp);
 161
 162         RAMFC_WR(ENGINE           , NV_READ(NV04_PFIFO_CACHE1_ENGINE));
 163         RAMFC_WR(PULL1_ENGINE     , NV_READ(NV04_PFIFO_CACHE1_PULL1));
 164         RAMFC_WR(ACQUIRE_VALUE    , NV_READ(NV10_PFIFO_CACHE1_ACQUIRE_VALUE));
 165         tmp = NV_READ(NV10_PFIFO_CACHE1_ACQUIRE_TIMESTAMP);
 166         RAMFC_WR(ACQUIRE_TIMESTAMP, tmp);
 167         RAMFC_WR(ACQUIRE_TIMEOUT  , NV_READ(NV10_PFIFO_CACHE1_ACQUIRE_TIMEOUT));
 168         RAMFC_WR(SEMAPHORE        , NV_READ(NV10_PFIFO_CACHE1_SEMAPHORE));
 169
 170         /* NVIDIA read 0x3228 first, then write DMA_GET here.. maybe something
 171          * more involved depending on the value of 0x3228?
 172          */
 173         RAMFC_WR(DMA_SUBROUTINE   , NV_READ(NV04_PFIFO_CACHE1_DMA_GET));
 174
 175         RAMFC_WR(GRCTX_INSTANCE   , NV_READ(NV40_PFIFO_GRCTX_INSTANCE));
 176
 177         /* No idea what the below is for exactly, ripped from a mmio-trace */
 178         RAMFC_WR(UNK_40           , NV_READ(NV40_PFIFO_UNK32E4));
 179
 180         /* NVIDIA do this next line twice.. bug? */
 181         RAMFC_WR(UNK_44           , NV_READ(0x32e8));
 182         RAMFC_WR(UNK_4C           , NV_READ(0x2088));
 183         RAMFC_WR(UNK_50           , NV_READ(0x3300));
 184
 185 #if 0 /* no real idea which is PUT/GET in UNK_48.. */
 186         tmp  = NV_READ(NV04_PFIFO_CACHE1_GET);
 187         tmp |= (NV_READ(NV04_PFIFO_CACHE1_PUT) << 16);
 188         RAMFC_WR(UNK_48           , tmp);
 189 #endif
 190
 191         return 0;
 192 }
 193