simulation/cpu/alu/testbench_adc.vhd

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   2 library IEEE;
   3 use IEEE.std_logic_1164.all;
   4 --use ieee.std_logic_unsigned.all;
   5 use ieee.std_logic_arith.all;
   6 use std.textio.all;
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   9 entity testbench_adc is
  10 end testbench_adc;
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  12 architecture stimulus of testbench_adc is
  13     component adc
  14     port (  a, b    : in std_logic_vector (7 downto 0);
  15             sum       : out std_logic_vector (7 downto 0);
  16             cin         : in std_logic;
  17             cout        : out std_logic;
  18             n, v, z : out std_logic
  19             );
  20     end component;
  21     signal aa, bb, ssum: std_logic_vector (7 downto 0);
  22     signal ccin, ccout, nn, vv, zz : std_logic;
  23 begin
  24     dut : adc port map (aa, bb, ssum, ccin, ccout, nn, vv, zz);
  25     ccin <= '0';
  26
  27     p : process
  28     variable out_line : line;
  29     variable i,j : integer;
  30     begin
  31         for i in 0 to 255 loop
  32             aa <= conv_std_logic_vector(i, 8);
  33             --aa <= i;
  34             for j in 0 to 255 loop
  35
  36                 bb <= conv_std_logic_vector(j, 8);
  37                 --bb <= j;
  38                 write(out_line, string'("test "));
  39                 write(out_line, i);
  40                 write(out_line, string'(", "));
  41                 write(out_line, j);
  42                 writeline(output, out_line);
  43
  44                 wait for 10 ns;
  45             end loop;
  46
  47             wait for 10 ns;
  48         end loop;
  49         wait;
  50     end process;
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  52 end stimulus ;
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