simulation/motones_sim.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.std_logic_unsigned.conv_integer;
   4
   5 --
   6 --   MOTO NES FPGA On GHDL Simulation Environment Virtual Cuicuit Board
   7 --   All of the components are assembled and instanciated on this board.
   8 --
   9
  10 entity motones_sim is
  11     port (
  12         base_clk        : in std_logic;
  13         rst_n           : in std_logic;
  14         joypad1     : in std_logic_vector(7 downto 0);
  15         joypad2     : in std_logic_vector(7 downto 0);
  16         vga_clk     : out std_logic;
  17         h_sync_n    : out std_logic;
  18         v_sync_n    : out std_logic;
  19         r           : out std_logic_vector(3 downto 0);
  20         g           : out std_logic_vector(3 downto 0);
  21         b           : out std_logic_vector(3 downto 0)
  22          );
  23 end motones_sim;
  24
  25 architecture rtl of motones_sim is
  26     component mos6502
  27         generic (   dsize : integer := 8;
  28                     asize : integer :=16
  29                 );
  30         port (  input_clk   : in std_logic; --phi0 input pin.
  31                 rdy         : in std_logic;
  32                 rst_n       : in std_logic;
  33                 irq_n       : in std_logic;
  34                 nmi_n       : in std_logic;
  35                 dbe         : in std_logic;
  36                 r_nw        : out std_logic;
  37                 phi1        : out std_logic;
  38                 phi2        : out std_logic;
  39                 addr        : out std_logic_vector ( asize - 1 downto 0);
  40                 d_io        : inout std_logic_vector ( dsize - 1 downto 0)
  41         );
  42     end component;
  43
  44     component clock_divider
  45         port (  base_clk    : in std_logic;
  46                 reset_n     : in std_logic;
  47                 cpu_clk     : out std_logic;
  48                 ppu_clk     : out std_logic;
  49                 mem_clk     : out std_logic;
  50                 vga_clk     : out std_logic
  51             );
  52     end component;
  53
  54     component address_decoder
  55     generic (abus_size : integer := 16; dbus_size : integer := 8);
  56         port (  phi2        : in std_logic;
  57                 mem_clk     : in std_logic;
  58                 R_nW        : in std_logic;
  59                 addr        : in std_logic_vector (abus_size - 1 downto 0);
  60                 d_io        : in std_logic_vector (dbus_size - 1 downto 0);
  61                 rom_ce_n    : out std_logic;
  62                 ram_ce_n    : out std_logic;
  63                 ppu_ce_n    : out std_logic;
  64                 apu_ce_n    : out std_logic
  65     );
  66     end component;
  67
  68     component ram
  69         generic (abus_size : integer := 16; dbus_size : integer := 8);
  70         port (  ce_n, oe_n, we_n  : in std_logic;   --select pin active low.
  71                 addr              : in std_logic_vector (abus_size - 1 downto 0);
  72                 d_io              : inout std_logic_vector (dbus_size - 1 downto 0)
  73         );
  74     end component;
  75
  76     component prg_rom
  77         generic (abus_size : integer := 15; dbus_size : integer := 8);
  78         port (
  79                 clk             : in std_logic;
  80                 ce_n            : in std_logic;     --active low.
  81                 addr            : in std_logic_vector (abus_size - 1 downto 0);
  82                 data            : out std_logic_vector (dbus_size - 1 downto 0)
  83         );
  84     end component;
  85
  86     component ppu
  87     port (  clk         : in std_logic;
  88             ce_n        : in std_logic;
  89             rst_n       : in std_logic;
  90             r_nw        : in std_logic;
  91             cpu_addr    : in std_logic_vector (2 downto 0);
  92             cpu_d       : inout std_logic_vector (7 downto 0);
  93             vblank_n    : out std_logic;
  94             rd_n        : out std_logic;
  95             wr_n        : out std_logic;
  96             ale         : out std_logic;
  97             vram_ad     : inout std_logic_vector (7 downto 0);
  98             vram_a      : out std_logic_vector (13 downto 8);
  99             vga_clk     : in std_logic;
 100             h_sync_n    : out std_logic;
 101             v_sync_n    : out std_logic;
 102             r           : out std_logic_vector(3 downto 0);
 103             g           : out std_logic_vector(3 downto 0);
 104             b           : out std_logic_vector(3 downto 0)
 105     );
 106     end component;
 107
 108     component v_address_decoder
 109     generic (abus_size : integer := 14; dbus_size : integer := 8);
 110         port (  clk         : in std_logic;
 111                 rd_n        : in std_logic;
 112                 wr_n        : in std_logic;
 113                 ale         : in std_logic;
 114                 vram_ad     : inout std_logic_vector (7 downto 0);
 115                 vram_a      : in std_logic_vector (13 downto 8)
 116             );
 117     end component;
 118
 119     component apu
 120         port (  clk         : in std_logic;
 121                 ce_n        : in std_logic;
 122                 rst_n       : in std_logic;
 123                 r_nw        : inout std_logic;
 124                 cpu_addr    : inout std_logic_vector (15 downto 0);
 125                 cpu_d       : inout std_logic_vector (7 downto 0);
 126                 rdy         : out std_logic
 127         );
 128     end component;
 129
 130     constant data_size : integer := 8;
 131     constant addr_size : integer := 16;
 132     constant size14    : integer := 14;
 133
 134     constant ram_2k : integer := 11;      --2k = 11 bit width.
 135     constant rom_32k : integer := 15;     --32k = 15 bit width.
 136
 137
 138     signal cpu_clk  : std_logic;
 139     signal ppu_clk  : std_logic;
 140     signal mem_clk  : std_logic;
 141     signal vga_out_clk   : std_logic;
 142
 143     signal rdy, irq_n, nmi_n, dbe, r_nw : std_logic;
 144     signal phi1, phi2 : std_logic;
 145     signal addr : std_logic_vector( addr_size - 1 downto 0);
 146     signal d_io : std_logic_vector( data_size - 1 downto 0);
 147
 148     signal rom_ce_n : std_logic;
 149     signal ram_ce_n : std_logic;
 150     signal ram_oe_n : std_logic;
 151     signal ppu_ce_n : std_logic;
 152     signal apu_ce_n : std_logic;
 153     signal rd_n     : std_logic;
 154     signal wr_n     : std_logic;
 155     signal ale      : std_logic;
 156     signal vram_ad  : std_logic_vector (7 downto 0);
 157     signal vram_a   : std_logic_vector (13 downto 8);
 158
 159     --test...
 160     signal nmi_n2 : std_logic;
 161
 162 begin
 163
 164     irq_n <= '0';
 165     vga_clk <= vga_out_clk;
 166
 167     --ppu/cpu clock generator
 168     clock_inst : clock_divider port map
 169         (base_clk, rst_n, cpu_clk, ppu_clk, mem_clk, vga_out_clk);
 170
 171     --mos 6502 cpu instance
 172     cpu_inst : mos6502 generic map (data_size, addr_size)
 173         port map (cpu_clk, rdy, rst_n, irq_n, nmi_n, dbe, r_nw,
 174                 phi1, phi2, addr, d_io);
 175
 176     addr_dec_inst : address_decoder generic map (addr_size, data_size)
 177         port map (phi2, mem_clk, r_nw, addr, d_io, rom_ce_n, ram_ce_n, ppu_ce_n, apu_ce_n);
 178
 179     --main ROM/RAM instance
 180     prg_rom_inst : prg_rom generic map (rom_32k, data_size)
 181             port map (mem_clk, rom_ce_n, addr(rom_32k - 1 downto 0), d_io);
 182
 183     ram_oe_n <= not R_nW;
 184     prg_ram_inst : ram generic map (ram_2k, data_size)
 185             port map (ram_ce_n, ram_oe_n, R_nW, addr(ram_2k - 1 downto 0), d_io);
 186
 187     --nes ppu instance
 188     ppu_inst : ppu
 189         port map (ppu_clk, ppu_ce_n, rst_n, r_nw, addr(2 downto 0), d_io,
 190                 nmi_n, rd_n, wr_n, ale, vram_ad, vram_a,
 191                 vga_out_clk, h_sync_n, v_sync_n, r, g, b);
 192
 193     ppu_addr_decoder : v_address_decoder generic map (size14, data_size)
 194         port map (ppu_clk, rd_n, wr_n, ale, vram_ad, vram_a);
 195
 196     apu_inst : apu
 197         port map (cpu_clk, apu_ce_n, rst_n, r_nw, addr, d_io, rdy);
 198
 199 end rtl;
 200