simulation/motones_sim.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.std_logic_unsigned.conv_integer;
   4
   5 --
   6 --   MOTO NES FPGA On GHDL Simulation Environment Virtual Cuicuit Board
   7 --   All of the components are assembled and instanciated on this board.
   8 --
   9
  10 entity motones_sim is
  11     port (  rst_n     : in std_logic
  12          );
  13 end motones_sim;
  14
  15 architecture rtl of motones_sim is
  16     component mos6502
  17         generic (   dsize : integer := 8;
  18                     asize : integer :=16
  19                 );
  20         port (  input_clk   : in std_logic; --phi0 input pin.
  21                 rdy         : in std_logic;
  22                 rst_n       : in std_logic;
  23                 irq_n       : in std_logic;
  24                 nmi_n       : in std_logic;
  25                 dbe         : in std_logic;
  26                 r_nw        : out std_logic;
  27                 phi1        : out std_logic;
  28                 phi2        : out std_logic;
  29                 addr        : out std_logic_vector ( asize - 1 downto 0);
  30                 d_io        : inout std_logic_vector ( dsize - 1 downto 0)
  31         );
  32     end component;
  33
  34     component clock_divider
  35         port (  base_clk    : in std_logic;
  36                 reset_n     : in std_logic;
  37                 cpu_clk     : out std_logic;
  38                 ppu_clk     : out std_logic
  39             );
  40     end component;
  41
  42     component address_decoder
  43     generic (abus_size : integer := 16; dbus_size : integer := 8);
  44         port (  phi2        : in std_logic;
  45                 R_nW        : in std_logic;
  46                 addr       : in std_logic_vector (abus_size - 1 downto 0);
  47                 d_io       : inout std_logic_vector (dbus_size - 1 downto 0);
  48                 ppu_ce_n    : out std_logic
  49     );
  50     end component;
  51
  52     component ppu
  53     port (  clk         : in std_logic;
  54             ce_n        : in std_logic;
  55             rst_n       : in std_logic;
  56             r_nw        : in std_logic;
  57             cpu_addr    : in std_logic_vector (2 downto 0);
  58             cpu_d       : inout std_logic_vector (7 downto 0);
  59             vblank_n    : out std_logic;
  60             rd_n        : out std_logic;
  61             wr_n        : out std_logic;
  62             ale         : out std_logic;
  63             vram_ad     : inout std_logic_vector (7 downto 0);
  64             vram_a      : out std_logic_vector (13 downto 8);
  65             vga_clk     : in std_logic;
  66             h_sync_n    : out std_logic;
  67             v_sync_n    : out std_logic;
  68             r           : out std_logic_vector(3 downto 0);
  69             g           : out std_logic_vector(3 downto 0);
  70             b           : out std_logic_vector(3 downto 0)
  71     );
  72     end component;
  73
  74     component v_address_decoder
  75     generic (abus_size : integer := 14; dbus_size : integer := 8);
  76         port (  clk         : in std_logic;
  77                 rd_n        : in std_logic;
  78                 wr_n        : in std_logic;
  79                 ale         : in std_logic;
  80                 vram_ad     : inout std_logic_vector (7 downto 0);
  81                 vram_a      : in std_logic_vector (13 downto 8)
  82             );
  83     end component;
  84
  85     component vga_device
  86     port (  vga_clk     : in std_logic;
  87             rst_n       : in std_logic;
  88             h_sync_n    : in std_logic;
  89             v_sync_n    : in std_logic;
  90             r           : in std_logic_vector(3 downto 0);
  91             g           : in std_logic_vector(3 downto 0);
  92             b           : in std_logic_vector(3 downto 0)
  93             );
  94     end component;
  95
  96     ---clock frequency = 21,477,270 (21 MHz)
  97     constant base_clock_time : time := 46 ns;
  98     constant data_size : integer := 8;
  99     constant addr_size : integer := 16;
 100     constant size14    : integer := 14;
 101
 102     signal base_clk : std_logic;
 103     signal cpu_clk  : std_logic;
 104     signal ppu_clk  : std_logic;
 105
 106     signal rdy, irq_n, nmi_n, dbe, r_nw : std_logic;
 107     signal phi1, phi2 : std_logic;
 108     signal addr : std_logic_vector( addr_size - 1 downto 0);
 109     signal d_io : std_logic_vector( data_size - 1 downto 0);
 110
 111     signal ppu_ce_n : std_logic;
 112     signal rd_n     : std_logic;
 113     signal wr_n     : std_logic;
 114     signal ale      : std_logic;
 115     signal vram_ad  : std_logic_vector (7 downto 0);
 116     signal vram_a   : std_logic_vector (13 downto 8);
 117
 118     signal vga_clk     : std_logic;
 119     signal h_sync_n    : std_logic;
 120     signal v_sync_n    : std_logic;
 121     signal r           : std_logic_vector(3 downto 0);
 122     signal g           : std_logic_vector(3 downto 0);
 123     signal b           : std_logic_vector(3 downto 0);
 124
 125 begin
 126
 127     irq_n <= '0';
 128     rdy <= '1';
 129
 130     --- generate base clock.
 131     clock_p: process
 132     begin
 133         base_clk <= '1';
 134         wait for base_clock_time / 2;
 135         base_clk <= '0';
 136         wait for base_clock_time / 2;
 137     end process;
 138
 139     --ppu/cpu clock generator
 140     clock_inst : clock_divider port map
 141         (base_clk, rst_n, cpu_clk, ppu_clk);
 142
 143     --mos 6502 cpu instance
 144     cpu_inst : mos6502 generic map (data_size, addr_size)
 145         port map (cpu_clk, rdy, rst_n, irq_n, nmi_n, dbe, r_nw,
 146                 phi1, phi2, addr, d_io);
 147
 148     addr_dec_inst : address_decoder generic map (addr_size, data_size)
 149         port map (phi2, r_nw, addr, d_io, ppu_ce_n);
 150
 151     --nes ppu instance
 152     ppu_inst : ppu
 153         port map (ppu_clk, ppu_ce_n, rst_n, r_nw, addr(2 downto 0), d_io,
 154                 nmi_n, rd_n, wr_n, ale, vram_ad, vram_a,
 155                 vga_clk, h_sync_n, v_sync_n, r, g, b);
 156
 157     ppu_addr_decoder : v_address_decoder generic map (size14, data_size)
 158         port map (ppu_clk, rd_n, wr_n, ale, vram_ad, vram_a);
 159
 160     dummy_vga_disp : vga_device
 161         port map (vga_clk, rst_n, h_sync_n, v_sync_n, r, g, b);
 162
 163 end rtl;
 164