simulation/ppu/ppu.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity ppu is
   5     port (  clk         : in std_logic;
   6             ce_n        : in std_logic;
   7             rst_n       : in std_logic;
   8             r_nw        : in std_logic;
   9             cpu_addr    : in std_logic_vector (2 downto 0);
  10             cpu_d       : inout std_logic_vector (7 downto 0);
  11             vblank_n    : out std_logic;
  12             rd_n        : out std_logic;
  13             wr_n        : out std_logic;
  14             ale         : out std_logic;
  15             vram_ad     : inout std_logic_vector (7 downto 0);
  16             vram_a      : out std_logic_vector (13 downto 8)
  17     );
  18 end ppu;
  19
  20 architecture rtl of ppu is
  21
  22
  23 component ppu_render
  24     port (  clk         : in std_logic;
  25             rst_n       : in std_logic
  26     );
  27 end component;
  28
  29 begin
  30
  31     render_inst : ppu_render port map (clk, rst_n);
  32
  33 end rtl;
  34