simulation/test/ha.vhdl

   1 -- HA: half addr
   2
   3 library IEEE;
   4 use IEEE.std_logic_1164.all;
   5
   6 entity HA is
   7     port (
   8             A, B : in std_logic;
   9             S, C : out std_logic
  10          );
  11 end HA;
  12
  13
  14 architecture rtl of HA is
  15 signal x, y : std_logic;
  16 begin
  17     x <= a or b;
  18     y <= not (a and b);
  19     s <= x and y;
  20     c <= not y;
  21 end rtl;
  22