sound/soc/davinci/davinci-mcasp.c

   1 /*
   2  * ALSA SoC McASP Audio Layer for TI DAVINCI processor
   3  *
   4  * Multi-channel Audio Serial Port Driver
   5  *
   6  * Author: Nirmal Pandey <n-pandey@ti.com>,
   7  *         Suresh Rajashekara <suresh.r@ti.com>
   8  *         Steve Chen <schen@.mvista.com>
   9  *
  10  * Copyright:   (C) 2009 MontaVista Software, Inc., <source@mvista.com>
  11  * Copyright:   (C) 2009  Texas Instruments, India
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License version 2 as
  15  * published by the Free Software Foundation.
  16  */
  17
  18 #include <linux/init.h>
  19 #include <linux/module.h>
  20 #include <linux/device.h>
  21 #include <linux/slab.h>
  22 #include <linux/delay.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/pm_runtime.h>
  26 #include <linux/of.h>
  27 #include <linux/of_platform.h>
  28 #include <linux/of_device.h>
  29 #include <linux/platform_data/davinci_asp.h>
  30 #include <linux/math64.h>
  31
  32 #include <sound/asoundef.h>
  33 #include <sound/core.h>
  34 #include <sound/pcm.h>
  35 #include <sound/pcm_params.h>
  36 #include <sound/initval.h>
  37 #include <sound/soc.h>
  38 #include <sound/dmaengine_pcm.h>
  39 #include <sound/omap-pcm.h>
  40
  41 #include "edma-pcm.h"
  42 #include "davinci-mcasp.h"
  43
  44 #define MCASP_MAX_AFIFO_DEPTH   64
  45
  46 #ifdef CONFIG_PM
  47 static u32 context_regs[] = {
  48         DAVINCI_MCASP_TXFMCTL_REG,
  49         DAVINCI_MCASP_RXFMCTL_REG,
  50         DAVINCI_MCASP_TXFMT_REG,
  51         DAVINCI_MCASP_RXFMT_REG,
  52         DAVINCI_MCASP_ACLKXCTL_REG,
  53         DAVINCI_MCASP_ACLKRCTL_REG,
  54         DAVINCI_MCASP_AHCLKXCTL_REG,
  55         DAVINCI_MCASP_AHCLKRCTL_REG,
  56         DAVINCI_MCASP_PDIR_REG,
  57         DAVINCI_MCASP_RXMASK_REG,
  58         DAVINCI_MCASP_TXMASK_REG,
  59         DAVINCI_MCASP_RXTDM_REG,
  60         DAVINCI_MCASP_TXTDM_REG,
  61 };
  62
  63 struct davinci_mcasp_context {
  64         u32     config_regs[ARRAY_SIZE(context_regs)];
  65         u32     afifo_regs[2]; /* for read/write fifo control registers */
  66         u32     *xrsr_regs; /* for serializer configuration */
  67         bool    pm_state;
  68 };
  69 #endif
  70
  71 struct davinci_mcasp_ruledata {
  72         struct davinci_mcasp *mcasp;
  73         int serializers;
  74 };
  75
  76 struct davinci_mcasp {
  77         struct snd_dmaengine_dai_dma_data dma_data[2];
  78         void __iomem *base;
  79         u32 fifo_base;
  80         struct device *dev;
  81         struct snd_pcm_substream *substreams[2];
  82
  83         /* McASP specific data */
  84         int     tdm_slots;
  85         u32     tdm_mask[2];
  86         int     slot_width;
  87         u8      op_mode;
  88         u8      num_serializer;
  89         u8      *serial_dir;
  90         u8      version;
  91         u8      bclk_div;
  92         int     streams;
  93         u32     irq_request[2];
  94         int     dma_request[2];
  95
  96         int     sysclk_freq;
  97         bool    bclk_master;
  98
  99         /* McASP FIFO related */
 100         u8      txnumevt;
 101         u8      rxnumevt;
 102
 103         bool    dat_port;
 104
 105         /* Used for comstraint setting on the second stream */
 106         u32     channels;
 107
 108 #ifdef CONFIG_PM_SLEEP
 109         struct davinci_mcasp_context context;
 110 #endif
 111
 112         struct davinci_mcasp_ruledata ruledata[2];
 113         struct snd_pcm_hw_constraint_list chconstr[2];
 114 };
 115
 116 static inline void mcasp_set_bits(struct davinci_mcasp *mcasp, u32 offset,
 117                                   u32 val)
 118 {
 119         void __iomem *reg = mcasp->base + offset;
 120         __raw_writel(__raw_readl(reg) | val, reg);
 121 }
 122
 123 static inline void mcasp_clr_bits(struct davinci_mcasp *mcasp, u32 offset,
 124                                   u32 val)
 125 {
 126         void __iomem *reg = mcasp->base + offset;
 127         __raw_writel((__raw_readl(reg) & ~(val)), reg);
 128 }
 129
 130 static inline void mcasp_mod_bits(struct davinci_mcasp *mcasp, u32 offset,
 131                                   u32 val, u32 mask)
 132 {
 133         void __iomem *reg = mcasp->base + offset;
 134         __raw_writel((__raw_readl(reg) & ~mask) | val, reg);
 135 }
 136
 137 static inline void mcasp_set_reg(struct davinci_mcasp *mcasp, u32 offset,
 138                                  u32 val)
 139 {
 140         __raw_writel(val, mcasp->base + offset);
 141 }
 142
 143 static inline u32 mcasp_get_reg(struct davinci_mcasp *mcasp, u32 offset)
 144 {
 145         return (u32)__raw_readl(mcasp->base + offset);
 146 }
 147
 148 static void mcasp_set_ctl_reg(struct davinci_mcasp *mcasp, u32 ctl_reg, u32 val)
 149 {
 150         int i = 0;
 151
 152         mcasp_set_bits(mcasp, ctl_reg, val);
 153
 154         /* programming GBLCTL needs to read back from GBLCTL and verfiy */
 155         /* loop count is to avoid the lock-up */
 156         for (i = 0; i < 1000; i++) {
 157                 if ((mcasp_get_reg(mcasp, ctl_reg) & val) == val)
 158                         break;
 159         }
 160
 161         if (i == 1000 && ((mcasp_get_reg(mcasp, ctl_reg) & val) != val))
 162                 printk(KERN_ERR "GBLCTL write error\n");
 163 }
 164
 165 static bool mcasp_is_synchronous(struct davinci_mcasp *mcasp)
 166 {
 167         u32 rxfmctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXFMCTL_REG);
 168         u32 aclkxctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_ACLKXCTL_REG);
 169
 170         return !(aclkxctl & TX_ASYNC) && rxfmctl & AFSRE;
 171 }
 172
 173 static void mcasp_start_rx(struct davinci_mcasp *mcasp)
 174 {
 175         if (mcasp->rxnumevt) {  /* enable FIFO */
 176                 u32 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 177
 178                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 179                 mcasp_set_bits(mcasp, reg, FIFO_ENABLE);
 180         }
 181
 182         /* Start clocks */
 183         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXHCLKRST);
 184         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXCLKRST);
 185         /*
 186          * When ASYNC == 0 the transmit and receive sections operate
 187          * synchronously from the transmit clock and frame sync. We need to make
 188          * sure that the TX signlas are enabled when starting reception.
 189          */
 190         if (mcasp_is_synchronous(mcasp)) {
 191                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 192                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 193         }
 194
 195         /* Activate serializer(s) */
 196         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSERCLR);
 197         /* Release RX state machine */
 198         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 199         /* Release Frame Sync generator */
 200         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 201         if (mcasp_is_synchronous(mcasp))
 202                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 203
 204         /* enable receive IRQs */
 205         mcasp_set_bits(mcasp, DAVINCI_MCASP_EVTCTLR_REG,
 206                        mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE]);
 207 }
 208
 209 static void mcasp_start_tx(struct davinci_mcasp *mcasp)
 210 {
 211         u32 cnt;
 212
 213         if (mcasp->txnumevt) {  /* enable FIFO */
 214                 u32 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 215
 216                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 217                 mcasp_set_bits(mcasp, reg, FIFO_ENABLE);
 218         }
 219
 220         /* Start clocks */
 221         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 222         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 223         /* Activate serializer(s) */
 224         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXSERCLR);
 225
 226         /* wait for XDATA to be cleared */
 227         cnt = 0;
 228         while ((mcasp_get_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG) & XRDATA) &&
 229                (cnt < 100000))
 230                 cnt++;
 231
 232         /* Release TX state machine */
 233         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXSMRST);
 234         /* Release Frame Sync generator */
 235         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 236
 237         /* enable transmit IRQs */
 238         mcasp_set_bits(mcasp, DAVINCI_MCASP_EVTCTLX_REG,
 239                        mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK]);
 240 }
 241
 242 static void davinci_mcasp_start(struct davinci_mcasp *mcasp, int stream)
 243 {
 244         mcasp->streams++;
 245
 246         if (stream == SNDRV_PCM_STREAM_PLAYBACK)
 247                 mcasp_start_tx(mcasp);
 248         else
 249                 mcasp_start_rx(mcasp);
 250 }
 251
 252 static void mcasp_stop_rx(struct davinci_mcasp *mcasp)
 253 {
 254         /* disable IRQ sources */
 255         mcasp_clr_bits(mcasp, DAVINCI_MCASP_EVTCTLR_REG,
 256                        mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE]);
 257
 258         /*
 259          * In synchronous mode stop the TX clocks if no other stream is
 260          * running
 261          */
 262         if (mcasp_is_synchronous(mcasp) && !mcasp->streams)
 263                 mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, 0);
 264
 265         mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, 0);
 266         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 267
 268         if (mcasp->rxnumevt) {  /* disable FIFO */
 269                 u32 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 270
 271                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 272         }
 273 }
 274
 275 static void mcasp_stop_tx(struct davinci_mcasp *mcasp)
 276 {
 277         u32 val = 0;
 278
 279         /* disable IRQ sources */
 280         mcasp_clr_bits(mcasp, DAVINCI_MCASP_EVTCTLX_REG,
 281                        mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK]);
 282
 283         /*
 284          * In synchronous mode keep TX clocks running if the capture stream is
 285          * still running.
 286          */
 287         if (mcasp_is_synchronous(mcasp) && mcasp->streams)
 288                 val =  TXHCLKRST | TXCLKRST | TXFSRST;
 289
 290         mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, val);
 291         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 292
 293         if (mcasp->txnumevt) {  /* disable FIFO */
 294                 u32 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 295
 296                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 297         }
 298 }
 299
 300 static void davinci_mcasp_stop(struct davinci_mcasp *mcasp, int stream)
 301 {
 302         mcasp->streams--;
 303
 304         if (stream == SNDRV_PCM_STREAM_PLAYBACK)
 305                 mcasp_stop_tx(mcasp);
 306         else
 307                 mcasp_stop_rx(mcasp);
 308 }
 309
 310 static irqreturn_t davinci_mcasp_tx_irq_handler(int irq, void *data)
 311 {
 312         struct davinci_mcasp *mcasp = (struct davinci_mcasp *)data;
 313         struct snd_pcm_substream *substream;
 314         u32 irq_mask = mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK];
 315         u32 handled_mask = 0;
 316         u32 stat;
 317
 318         stat = mcasp_get_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG);
 319         if (stat & XUNDRN & irq_mask) {
 320                 dev_warn(mcasp->dev, "Transmit buffer underflow\n");
 321                 handled_mask |= XUNDRN;
 322
 323                 substream = mcasp->substreams[SNDRV_PCM_STREAM_PLAYBACK];
 324                 if (substream) {
 325                         snd_pcm_stream_lock_irq(substream);
 326                         if (snd_pcm_running(substream))
 327                                 snd_pcm_stop(substream, SNDRV_PCM_STATE_XRUN);
 328                         snd_pcm_stream_unlock_irq(substream);
 329                 }
 330         }
 331
 332         if (!handled_mask)
 333                 dev_warn(mcasp->dev, "unhandled tx event. txstat: 0x%08x\n",
 334                          stat);
 335
 336         if (stat & XRERR)
 337                 handled_mask |= XRERR;
 338
 339         /* Ack the handled event only */
 340         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, handled_mask);
 341
 342         return IRQ_RETVAL(handled_mask);
 343 }
 344
 345 static irqreturn_t davinci_mcasp_rx_irq_handler(int irq, void *data)
 346 {
 347         struct davinci_mcasp *mcasp = (struct davinci_mcasp *)data;
 348         struct snd_pcm_substream *substream;
 349         u32 irq_mask = mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE];
 350         u32 handled_mask = 0;
 351         u32 stat;
 352
 353         stat = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG);
 354         if (stat & ROVRN & irq_mask) {
 355                 dev_warn(mcasp->dev, "Receive buffer overflow\n");
 356                 handled_mask |= ROVRN;
 357
 358                 substream = mcasp->substreams[SNDRV_PCM_STREAM_CAPTURE];
 359                 if (substream) {
 360                         snd_pcm_stream_lock_irq(substream);
 361                         if (snd_pcm_running(substream))
 362                                 snd_pcm_stop(substream, SNDRV_PCM_STATE_XRUN);
 363                         snd_pcm_stream_unlock_irq(substream);
 364                 }
 365         }
 366
 367         if (!handled_mask)
 368                 dev_warn(mcasp->dev, "unhandled rx event. rxstat: 0x%08x\n",
 369                          stat);
 370
 371         if (stat & XRERR)
 372                 handled_mask |= XRERR;
 373
 374         /* Ack the handled event only */
 375         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, handled_mask);
 376
 377         return IRQ_RETVAL(handled_mask);
 378 }
 379
 380 static irqreturn_t davinci_mcasp_common_irq_handler(int irq, void *data)
 381 {
 382         struct davinci_mcasp *mcasp = (struct davinci_mcasp *)data;
 383         irqreturn_t ret = IRQ_NONE;
 384
 385         if (mcasp->substreams[SNDRV_PCM_STREAM_PLAYBACK])
 386                 ret = davinci_mcasp_tx_irq_handler(irq, data);
 387
 388         if (mcasp->substreams[SNDRV_PCM_STREAM_CAPTURE])
 389                 ret |= davinci_mcasp_rx_irq_handler(irq, data);
 390
 391         return ret;
 392 }
 393
 394 static int davinci_mcasp_set_dai_fmt(struct snd_soc_dai *cpu_dai,
 395                                          unsigned int fmt)
 396 {
 397         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 398         int ret = 0;
 399         u32 data_delay;
 400         bool fs_pol_rising;
 401         bool inv_fs = false;
 402
 403         pm_runtime_get_sync(mcasp->dev);
 404         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
 405         case SND_SOC_DAIFMT_DSP_A:
 406                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 407                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 408                 /* 1st data bit occur one ACLK cycle after the frame sync */
 409                 data_delay = 1;
 410                 break;
 411         case SND_SOC_DAIFMT_DSP_B:
 412         case SND_SOC_DAIFMT_AC97:
 413                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 414                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 415                 /* No delay after FS */
 416                 data_delay = 0;
 417                 break;
 418         case SND_SOC_DAIFMT_I2S:
 419                 /* configure a full-word SYNC pulse (LRCLK) */
 420                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 421                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 422                 /* 1st data bit occur one ACLK cycle after the frame sync */
 423                 data_delay = 1;
 424                 /* FS need to be inverted */
 425                 inv_fs = true;
 426                 break;
 427         case SND_SOC_DAIFMT_LEFT_J:
 428                 /* configure a full-word SYNC pulse (LRCLK) */
 429                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 430                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 431                 /* No delay after FS */
 432                 data_delay = 0;
 433                 break;
 434         default:
 435                 ret = -EINVAL;
 436                 goto out;
 437         }
 438
 439         mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, FSXDLY(data_delay),
 440                        FSXDLY(3));
 441         mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, FSRDLY(data_delay),
 442                        FSRDLY(3));
 443
 444         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
 445         case SND_SOC_DAIFMT_CBS_CFS:
 446                 /* codec is clock and frame slave */
 447                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 448                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 449
 450                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 451                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 452
 453                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, ACLKX | ACLKR);
 454                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AFSX | AFSR);
 455                 mcasp->bclk_master = 1;
 456                 break;
 457         case SND_SOC_DAIFMT_CBS_CFM:
 458                 /* codec is clock slave and frame master */
 459                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 460                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 461
 462                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 463                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 464
 465                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, ACLKX | ACLKR);
 466                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AFSX | AFSR);
 467                 mcasp->bclk_master = 1;
 468                 break;
 469         case SND_SOC_DAIFMT_CBM_CFS:
 470                 /* codec is clock master and frame slave */
 471                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 472                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 473
 474                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 475                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 476
 477                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, ACLKX | ACLKR);
 478                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AFSX | AFSR);
 479                 mcasp->bclk_master = 0;
 480                 break;
 481         case SND_SOC_DAIFMT_CBM_CFM:
 482                 /* codec is clock and frame master */
 483                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 484                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 485
 486                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 487                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 488
 489                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG,
 490                                ACLKX | AHCLKX | AFSX | ACLKR | AHCLKR | AFSR);
 491                 mcasp->bclk_master = 0;
 492                 break;
 493         default:
 494                 ret = -EINVAL;
 495                 goto out;
 496         }
 497
 498         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
 499         case SND_SOC_DAIFMT_IB_NF:
 500                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 501                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 502                 fs_pol_rising = true;
 503                 break;
 504         case SND_SOC_DAIFMT_NB_IF:
 505                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 506                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 507                 fs_pol_rising = false;
 508                 break;
 509         case SND_SOC_DAIFMT_IB_IF:
 510                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 511                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 512                 fs_pol_rising = false;
 513                 break;
 514         case SND_SOC_DAIFMT_NB_NF:
 515                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 516                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 517                 fs_pol_rising = true;
 518                 break;
 519         default:
 520                 ret = -EINVAL;
 521                 goto out;
 522         }
 523
 524         if (inv_fs)
 525                 fs_pol_rising = !fs_pol_rising;
 526
 527         if (fs_pol_rising) {
 528                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 529                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 530         } else {
 531                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 532                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 533         }
 534 out:
 535         pm_runtime_put(mcasp->dev);
 536         return ret;
 537 }
 538
 539 static int __davinci_mcasp_set_clkdiv(struct snd_soc_dai *dai, int div_id,
 540                                       int div, bool explicit)
 541 {
 542         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 543
 544         pm_runtime_get_sync(mcasp->dev);
 545         switch (div_id) {
 546         case 0:         /* MCLK divider */
 547                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG,
 548                                AHCLKXDIV(div - 1), AHCLKXDIV_MASK);
 549                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG,
 550                                AHCLKRDIV(div - 1), AHCLKRDIV_MASK);
 551                 break;
 552
 553         case 1:         /* BCLK divider */
 554                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG,
 555                                ACLKXDIV(div - 1), ACLKXDIV_MASK);
 556                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG,
 557                                ACLKRDIV(div - 1), ACLKRDIV_MASK);
 558                 if (explicit)
 559                         mcasp->bclk_div = div;
 560                 break;
 561
 562         case 2: /*
 563                  * BCLK/LRCLK ratio descries how many bit-clock cycles
 564                  * fit into one frame. The clock ratio is given for a
 565                  * full period of data (for I2S format both left and
 566                  * right channels), so it has to be divided by number
 567                  * of tdm-slots (for I2S - divided by 2).
 568                  * Instead of storing this ratio, we calculate a new
 569                  * tdm_slot width by dividing the the ratio by the
 570                  * number of configured tdm slots.
 571                  */
 572                 mcasp->slot_width = div / mcasp->tdm_slots;
 573                 if (div % mcasp->tdm_slots)
 574                         dev_warn(mcasp->dev,
 575                                  "%s(): BCLK/LRCLK %d is not divisible by %d tdm slots",
 576                                  __func__, div, mcasp->tdm_slots);
 577                 break;
 578
 579         default:
 580                 return -EINVAL;
 581         }
 582
 583         pm_runtime_put(mcasp->dev);
 584         return 0;
 585 }
 586
 587 static int davinci_mcasp_set_clkdiv(struct snd_soc_dai *dai, int div_id,
 588                                     int div)
 589 {
 590         return __davinci_mcasp_set_clkdiv(dai, div_id, div, 1);
 591 }
 592
 593 static int davinci_mcasp_set_sysclk(struct snd_soc_dai *dai, int clk_id,
 594                                     unsigned int freq, int dir)
 595 {
 596         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 597
 598         pm_runtime_get_sync(mcasp->dev);
 599         if (dir == SND_SOC_CLOCK_OUT) {
 600                 mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 601                 mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 602                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AHCLKX);
 603         } else {
 604                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 605                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 606                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AHCLKX);
 607         }
 608
 609         mcasp->sysclk_freq = freq;
 610
 611         pm_runtime_put(mcasp->dev);
 612         return 0;
 613 }
 614
 615 /* All serializers must have equal number of channels */
 616 static int davinci_mcasp_ch_constraint(struct davinci_mcasp *mcasp, int stream,
 617                                        int serializers)
 618 {
 619         struct snd_pcm_hw_constraint_list *cl = &mcasp->chconstr[stream];
 620         unsigned int *list = (unsigned int *) cl->list;
 621         int slots = mcasp->tdm_slots;
 622         int i, count = 0;
 623
 624         if (mcasp->tdm_mask[stream])
 625                 slots = hweight32(mcasp->tdm_mask[stream]);
 626
 627         for (i = 2; i <= slots; i++)
 628                 list[count++] = i;
 629
 630         for (i = 2; i <= serializers; i++)
 631                 list[count++] = i*slots;
 632
 633         cl->count = count;
 634
 635         return 0;
 636 }
 637
 638 static int davinci_mcasp_set_ch_constraints(struct davinci_mcasp *mcasp)
 639 {
 640         int rx_serializers = 0, tx_serializers = 0, ret, i;
 641
 642         for (i = 0; i < mcasp->num_serializer; i++)
 643                 if (mcasp->serial_dir[i] == TX_MODE)
 644                         tx_serializers++;
 645                 else if (mcasp->serial_dir[i] == RX_MODE)
 646                         rx_serializers++;
 647
 648         ret = davinci_mcasp_ch_constraint(mcasp, SNDRV_PCM_STREAM_PLAYBACK,
 649                                           tx_serializers);
 650         if (ret)
 651                 return ret;
 652
 653         ret = davinci_mcasp_ch_constraint(mcasp, SNDRV_PCM_STREAM_CAPTURE,
 654                                           rx_serializers);
 655
 656         return ret;
 657 }
 658
 659
 660 static int davinci_mcasp_set_tdm_slot(struct snd_soc_dai *dai,
 661                                       unsigned int tx_mask,
 662                                       unsigned int rx_mask,
 663                                       int slots, int slot_width)
 664 {
 665         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 666
 667         dev_dbg(mcasp->dev,
 668                  "%s() tx_mask 0x%08x rx_mask 0x%08x slots %d width %d\n",
 669                  __func__, tx_mask, rx_mask, slots, slot_width);
 670
 671         if (tx_mask >= (1<<slots) || rx_mask >= (1<<slots)) {
 672                 dev_err(mcasp->dev,
 673                         "Bad tdm mask tx: 0x%08x rx: 0x%08x slots %d\n",
 674                         tx_mask, rx_mask, slots);
 675                 return -EINVAL;
 676         }
 677
 678         if (slot_width &&
 679             (slot_width < 8 || slot_width > 32 || slot_width % 4 != 0)) {
 680                 dev_err(mcasp->dev, "%s: Unsupported slot_width %d\n",
 681                         __func__, slot_width);
 682                 return -EINVAL;
 683         }
 684
 685         mcasp->tdm_slots = slots;
 686         mcasp->tdm_mask[SNDRV_PCM_STREAM_PLAYBACK] = tx_mask;
 687         mcasp->tdm_mask[SNDRV_PCM_STREAM_CAPTURE] = rx_mask;
 688         mcasp->slot_width = slot_width;
 689
 690         return davinci_mcasp_set_ch_constraints(mcasp);
 691 }
 692
 693 static int davinci_config_channel_size(struct davinci_mcasp *mcasp,
 694                                        int sample_width)
 695 {
 696         u32 fmt;
 697         u32 tx_rotate = (sample_width / 4) & 0x7;
 698         u32 mask = (1ULL << sample_width) - 1;
 699         u32 slot_width = sample_width;
 700
 701         /*
 702          * For captured data we should not rotate, inversion and masking is
 703          * enoguh to get the data to the right position:
 704          * Format         data from bus         after reverse (XRBUF)
 705          * S16_LE:      |LSB|MSB|xxx|xxx|       |xxx|xxx|MSB|LSB|
 706          * S24_3LE:     |LSB|DAT|MSB|xxx|       |xxx|MSB|DAT|LSB|
 707          * S24_LE:      |LSB|DAT|MSB|xxx|       |xxx|MSB|DAT|LSB|
 708          * S32_LE:      |LSB|DAT|DAT|MSB|       |MSB|DAT|DAT|LSB|
 709          */
 710         u32 rx_rotate = 0;
 711
 712         /*
 713          * Setting the tdm slot width either with set_clkdiv() or
 714          * set_tdm_slot() allows us to for example send 32 bits per
 715          * channel to the codec, while only 16 of them carry audio
 716          * payload.
 717          */
 718         if (mcasp->slot_width) {
 719                 /*
 720                  * When we have more bclk then it is needed for the
 721                  * data, we need to use the rotation to move the
 722                  * received samples to have correct alignment.
 723                  */
 724                 slot_width = mcasp->slot_width;
 725                 rx_rotate = (slot_width - sample_width) / 4;
 726         }
 727
 728         /* mapping of the XSSZ bit-field as described in the datasheet */
 729         fmt = (slot_width >> 1) - 1;
 730
 731         if (mcasp->op_mode != DAVINCI_MCASP_DIT_MODE) {
 732                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, RXSSZ(fmt),
 733                                RXSSZ(0x0F));
 734                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXSSZ(fmt),
 735                                TXSSZ(0x0F));
 736                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXROT(tx_rotate),
 737                                TXROT(7));
 738                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, RXROT(rx_rotate),
 739                                RXROT(7));
 740                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXMASK_REG, mask);
 741         }
 742
 743         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXMASK_REG, mask);
 744
 745         return 0;
 746 }
 747
 748 static int mcasp_common_hw_param(struct davinci_mcasp *mcasp, int stream,
 749                                  int period_words, int channels)
 750 {
 751         struct snd_dmaengine_dai_dma_data *dma_data = &mcasp->dma_data[stream];
 752         int i;
 753         u8 tx_ser = 0;
 754         u8 rx_ser = 0;
 755         u8 slots = mcasp->tdm_slots;
 756         u8 max_active_serializers = (channels + slots - 1) / slots;
 757         int active_serializers, numevt;
 758         u32 reg;
 759         /* Default configuration */
 760         if (mcasp->version < MCASP_VERSION_3)
 761                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PWREMUMGT_REG, MCASP_SOFT);
 762
 763         /* All PINS as McASP */
 764         mcasp_set_reg(mcasp, DAVINCI_MCASP_PFUNC_REG, 0x00000000);
 765
 766         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 767                 mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 768                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 769         } else {
 770                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 771                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_REVTCTL_REG, RXDATADMADIS);
 772         }
 773
 774         for (i = 0; i < mcasp->num_serializer; i++) {
 775                 mcasp_set_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 776                                mcasp->serial_dir[i]);
 777                 if (mcasp->serial_dir[i] == TX_MODE &&
 778                                         tx_ser < max_active_serializers) {
 779                         mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AXR(i));
 780                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 781                                        DISMOD_LOW, DISMOD_MASK);
 782                         tx_ser++;
 783                 } else if (mcasp->serial_dir[i] == RX_MODE &&
 784                                         rx_ser < max_active_serializers) {
 785                         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AXR(i));
 786                         rx_ser++;
 787                 } else {
 788                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 789                                        SRMOD_INACTIVE, SRMOD_MASK);
 790                 }
 791         }
 792
 793         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 794                 active_serializers = tx_ser;
 795                 numevt = mcasp->txnumevt;
 796                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 797         } else {
 798                 active_serializers = rx_ser;
 799                 numevt = mcasp->rxnumevt;
 800                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 801         }
 802
 803         if (active_serializers < max_active_serializers) {
 804                 dev_warn(mcasp->dev, "stream has more channels (%d) than are "
 805                          "enabled in mcasp (%d)\n", channels,
 806                          active_serializers * slots);
 807                 return -EINVAL;
 808         }
 809
 810         /* AFIFO is not in use */
 811         if (!numevt) {
 812                 /* Configure the burst size for platform drivers */
 813                 if (active_serializers > 1) {
 814                         /*
 815                          * If more than one serializers are in use we have one
 816                          * DMA request to provide data for all serializers.
 817                          * For example if three serializers are enabled the DMA
 818                          * need to transfer three words per DMA request.
 819                          */
 820                         dma_data->maxburst = active_serializers;
 821                 } else {
 822                         dma_data->maxburst = 0;
 823                 }
 824                 return 0;
 825         }
 826
 827         if (period_words % active_serializers) {
 828                 dev_err(mcasp->dev, "Invalid combination of period words and "
 829                         "active serializers: %d, %d\n", period_words,
 830                         active_serializers);
 831                 return -EINVAL;
 832         }
 833
 834         /*
 835          * Calculate the optimal AFIFO depth for platform side:
 836          * The number of words for numevt need to be in steps of active
 837          * serializers.
 838          */
 839         numevt = (numevt / active_serializers) * active_serializers;
 840
 841         while (period_words % numevt && numevt > 0)
 842                 numevt -= active_serializers;
 843         if (numevt <= 0)
 844                 numevt = active_serializers;
 845
 846         mcasp_mod_bits(mcasp, reg, active_serializers, NUMDMA_MASK);
 847         mcasp_mod_bits(mcasp, reg, NUMEVT(numevt), NUMEVT_MASK);
 848
 849         /* Configure the burst size for platform drivers */
 850         if (numevt == 1)
 851                 numevt = 0;
 852         dma_data->maxburst = numevt;
 853
 854         return 0;
 855 }
 856
 857 static int mcasp_i2s_hw_param(struct davinci_mcasp *mcasp, int stream,
 858                               int channels)
 859 {
 860         int i, active_slots;
 861         int total_slots;
 862         int active_serializers;
 863         u32 mask = 0;
 864         u32 busel = 0;
 865
 866         total_slots = mcasp->tdm_slots;
 867
 868         /*
 869          * If more than one serializer is needed, then use them with
 870          * all the specified tdm_slots. Otherwise, one serializer can
 871          * cope with the transaction using just as many slots as there
 872          * are channels in the stream.
 873          */
 874         if (mcasp->tdm_mask[stream]) {
 875                 active_slots = hweight32(mcasp->tdm_mask[stream]);
 876                 active_serializers = (channels + active_slots - 1) /
 877                         active_slots;
 878                 if (active_serializers == 1) {
 879                         active_slots = channels;
 880                         for (i = 0; i < total_slots; i++) {
 881                                 if ((1 << i) & mcasp->tdm_mask[stream]) {
 882                                         mask |= (1 << i);
 883                                         if (--active_slots <= 0)
 884                                                 break;
 885                                 }
 886                         }
 887                 }
 888         } else {
 889                 active_serializers = (channels + total_slots - 1) / total_slots;
 890                 if (active_serializers == 1)
 891                         active_slots = channels;
 892                 else
 893                         active_slots = total_slots;
 894
 895                 for (i = 0; i < active_slots; i++)
 896                         mask |= (1 << i);
 897         }
 898         mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, TX_ASYNC);
 899
 900         if (!mcasp->dat_port)
 901                 busel = TXSEL;
 902
 903         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 904                 mcasp_set_reg(mcasp, DAVINCI_MCASP_TXTDM_REG, mask);
 905                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, busel | TXORD);
 906                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG,
 907                                FSXMOD(total_slots), FSXMOD(0x1FF));
 908         } else if (stream == SNDRV_PCM_STREAM_CAPTURE) {
 909                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXTDM_REG, mask);
 910                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, busel | RXORD);
 911                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG,
 912                                FSRMOD(total_slots), FSRMOD(0x1FF));
 913                 /*
 914                  * If McASP is set to be TX/RX synchronous and the playback is
 915                  * not running already we need to configure the TX slots in
 916                  * order to have correct FSX on the bus
 917                  */
 918                 if (mcasp_is_synchronous(mcasp) && !mcasp->channels)
 919                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG,
 920                                        FSXMOD(total_slots), FSXMOD(0x1FF));
 921         }
 922
 923         return 0;
 924 }
 925
 926 /* S/PDIF */
 927 static int mcasp_dit_hw_param(struct davinci_mcasp *mcasp,
 928                               unsigned int rate)
 929 {
 930         u32 cs_value = 0;
 931         u8 *cs_bytes = (u8*) &cs_value;
 932
 933         /* Set the TX format : 24 bit right rotation, 32 bit slot, Pad 0
 934            and LSB first */
 935         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXROT(6) | TXSSZ(15));
 936
 937         /* Set TX frame synch : DIT Mode, 1 bit width, internal, rising edge */
 938         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE | FSXMOD(0x180));
 939
 940         /* Set the TX tdm : for all the slots */
 941         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXTDM_REG, 0xFFFFFFFF);
 942
 943         /* Set the TX clock controls : div = 1 and internal */
 944         mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE | TX_ASYNC);
 945
 946         mcasp_clr_bits(mcasp, DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 947
 948         /* Only 44100 and 48000 are valid, both have the same setting */
 949         mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXDIV(3));
 950
 951         /* Enable the DIT */
 952         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXDITCTL_REG, DITEN);
 953
 954         /* Set S/PDIF channel status bits */
 955         cs_bytes[0] = IEC958_AES0_CON_NOT_COPYRIGHT;
 956         cs_bytes[1] = IEC958_AES1_CON_PCM_CODER;
 957
 958         switch (rate) {
 959         case 22050:
 960                 cs_bytes[3] |= IEC958_AES3_CON_FS_22050;
 961                 break;
 962         case 24000:
 963                 cs_bytes[3] |= IEC958_AES3_CON_FS_24000;
 964                 break;
 965         case 32000:
 966                 cs_bytes[3] |= IEC958_AES3_CON_FS_32000;
 967                 break;
 968         case 44100:
 969                 cs_bytes[3] |= IEC958_AES3_CON_FS_44100;
 970                 break;
 971         case 48000:
 972                 cs_bytes[3] |= IEC958_AES3_CON_FS_48000;
 973                 break;
 974         case 88200:
 975                 cs_bytes[3] |= IEC958_AES3_CON_FS_88200;
 976                 break;
 977         case 96000:
 978                 cs_bytes[3] |= IEC958_AES3_CON_FS_96000;
 979                 break;
 980         case 176400:
 981                 cs_bytes[3] |= IEC958_AES3_CON_FS_176400;
 982                 break;
 983         case 192000:
 984                 cs_bytes[3] |= IEC958_AES3_CON_FS_192000;
 985                 break;
 986         default:
 987                 printk(KERN_WARNING "unsupported sampling rate: %d\n", rate);
 988                 return -EINVAL;
 989         }
 990
 991         mcasp_set_reg(mcasp, DAVINCI_MCASP_DITCSRA_REG, cs_value);
 992         mcasp_set_reg(mcasp, DAVINCI_MCASP_DITCSRB_REG, cs_value);
 993
 994         return 0;
 995 }
 996
 997 static int davinci_mcasp_calc_clk_div(struct davinci_mcasp *mcasp,
 998                                       unsigned int bclk_freq,
 999                                       int *error_ppm)
1000 {
1001         int div = mcasp->sysclk_freq / bclk_freq;
1002         int rem = mcasp->sysclk_freq % bclk_freq;
1003
1004         if (rem != 0) {
1005                 if (div == 0 ||
1006                     ((mcasp->sysclk_freq / div) - bclk_freq) >
1007                     (bclk_freq - (mcasp->sysclk_freq / (div+1)))) {
1008                         div++;
1009                         rem = rem - bclk_freq;
1010                 }
1011         }
1012         if (error_ppm)
1013                 *error_ppm =
1014                         (div*1000000 + (int)div64_long(1000000LL*rem,
1015                                                        (int)bclk_freq))
1016                         /div - 1000000;
1017
1018         return div;
1019 }
1020
1021 static int davinci_mcasp_hw_params(struct snd_pcm_substream *substream,
1022                                         struct snd_pcm_hw_params *params,
1023                                         struct snd_soc_dai *cpu_dai)
1024 {
1025         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1026         int word_length;
1027         int channels = params_channels(params);
1028         int period_size = params_period_size(params);
1029         int ret;
1030
1031         /*
1032          * If mcasp is BCLK master, and a BCLK divider was not provided by
1033          * the machine driver, we need to calculate the ratio.
1034          */
1035         if (mcasp->bclk_master && mcasp->bclk_div == 0 && mcasp->sysclk_freq) {
1036                 int slots = mcasp->tdm_slots;
1037                 int rate = params_rate(params);
1038                 int sbits = params_width(params);
1039                 int ppm, div;
1040
1041                 if (mcasp->slot_width)
1042                         sbits = mcasp->slot_width;
1043
1044                 div = davinci_mcasp_calc_clk_div(mcasp, rate*sbits*slots,
1045                                                  &ppm);
1046                 if (ppm)
1047                         dev_info(mcasp->dev, "Sample-rate is off by %d PPM\n",
1048                                  ppm);
1049
1050                 __davinci_mcasp_set_clkdiv(cpu_dai, 1, div, 0);
1051         }
1052
1053         ret = mcasp_common_hw_param(mcasp, substream->stream,
1054                                     period_size * channels, channels);
1055         if (ret)
1056                 return ret;
1057
1058         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
1059                 ret = mcasp_dit_hw_param(mcasp, params_rate(params));
1060         else
1061                 ret = mcasp_i2s_hw_param(mcasp, substream->stream,
1062                                          channels);
1063
1064         if (ret)
1065                 return ret;
1066
1067         switch (params_format(params)) {
1068         case SNDRV_PCM_FORMAT_U8:
1069         case SNDRV_PCM_FORMAT_S8:
1070                 word_length = 8;
1071                 break;
1072
1073         case SNDRV_PCM_FORMAT_U16_LE:
1074         case SNDRV_PCM_FORMAT_S16_LE:
1075                 word_length = 16;
1076                 break;
1077
1078         case SNDRV_PCM_FORMAT_U24_3LE:
1079         case SNDRV_PCM_FORMAT_S24_3LE:
1080                 word_length = 24;
1081                 break;
1082
1083         case SNDRV_PCM_FORMAT_U24_LE:
1084         case SNDRV_PCM_FORMAT_S24_LE:
1085                 word_length = 24;
1086                 break;
1087
1088         case SNDRV_PCM_FORMAT_U32_LE:
1089         case SNDRV_PCM_FORMAT_S32_LE:
1090                 word_length = 32;
1091                 break;
1092
1093         default:
1094                 printk(KERN_WARNING "davinci-mcasp: unsupported PCM format");
1095                 return -EINVAL;
1096         }
1097
1098         davinci_config_channel_size(mcasp, word_length);
1099
1100         if (mcasp->op_mode == DAVINCI_MCASP_IIS_MODE)
1101                 mcasp->channels = channels;
1102
1103         return 0;
1104 }
1105
1106 static int davinci_mcasp_trigger(struct snd_pcm_substream *substream,
1107                                      int cmd, struct snd_soc_dai *cpu_dai)
1108 {
1109         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1110         int ret = 0;
1111
1112         switch (cmd) {
1113         case SNDRV_PCM_TRIGGER_RESUME:
1114         case SNDRV_PCM_TRIGGER_START:
1115         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1116                 davinci_mcasp_start(mcasp, substream->stream);
1117                 break;
1118         case SNDRV_PCM_TRIGGER_SUSPEND:
1119         case SNDRV_PCM_TRIGGER_STOP:
1120         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1121                 davinci_mcasp_stop(mcasp, substream->stream);
1122                 break;
1123
1124         default:
1125                 ret = -EINVAL;
1126         }
1127
1128         return ret;
1129 }
1130
1131 static const unsigned int davinci_mcasp_dai_rates[] = {
1132         8000, 11025, 16000, 22050, 32000, 44100, 48000, 64000,
1133         88200, 96000, 176400, 192000,
1134 };
1135
1136 #define DAVINCI_MAX_RATE_ERROR_PPM 1000
1137
1138 static int davinci_mcasp_hw_rule_rate(struct snd_pcm_hw_params *params,
1139                                       struct snd_pcm_hw_rule *rule)
1140 {
1141         struct davinci_mcasp_ruledata *rd = rule->private;
1142         struct snd_interval *ri =
1143                 hw_param_interval(params, SNDRV_PCM_HW_PARAM_RATE);
1144         int sbits = params_width(params);
1145         int slots = rd->mcasp->tdm_slots;
1146         struct snd_interval range;
1147         int i;
1148
1149         if (rd->mcasp->slot_width)
1150                 sbits = rd->mcasp->slot_width;
1151
1152         snd_interval_any(&range);
1153         range.empty = 1;
1154
1155         for (i = 0; i < ARRAY_SIZE(davinci_mcasp_dai_rates); i++) {
1156                 if (snd_interval_test(ri, davinci_mcasp_dai_rates[i])) {
1157                         uint bclk_freq = sbits*slots*
1158                                 davinci_mcasp_dai_rates[i];
1159                         int ppm;
1160
1161                         davinci_mcasp_calc_clk_div(rd->mcasp, bclk_freq, &ppm);
1162                         if (abs(ppm) < DAVINCI_MAX_RATE_ERROR_PPM) {
1163                                 if (range.empty) {
1164                                         range.min = davinci_mcasp_dai_rates[i];
1165                                         range.empty = 0;
1166                                 }
1167                                 range.max = davinci_mcasp_dai_rates[i];
1168                         }
1169                 }
1170         }
1171
1172         dev_dbg(rd->mcasp->dev,
1173                 "Frequencies %d-%d -> %d-%d for %d sbits and %d tdm slots\n",
1174                 ri->min, ri->max, range.min, range.max, sbits, slots);
1175
1176         return snd_interval_refine(hw_param_interval(params, rule->var),
1177                                    &range);
1178 }
1179
1180 static int davinci_mcasp_hw_rule_format(struct snd_pcm_hw_params *params,
1181                                         struct snd_pcm_hw_rule *rule)
1182 {
1183         struct davinci_mcasp_ruledata *rd = rule->private;
1184         struct snd_mask *fmt = hw_param_mask(params, SNDRV_PCM_HW_PARAM_FORMAT);
1185         struct snd_mask nfmt;
1186         int rate = params_rate(params);
1187         int slots = rd->mcasp->tdm_slots;
1188         int i, count = 0;
1189
1190         snd_mask_none(&nfmt);
1191
1192         for (i = 0; i < SNDRV_PCM_FORMAT_LAST; i++) {
1193                 if (snd_mask_test(fmt, i)) {
1194                         uint sbits = snd_pcm_format_width(i);
1195                         int ppm;
1196
1197                         if (rd->mcasp->slot_width)
1198                                 sbits = rd->mcasp->slot_width;
1199
1200                         davinci_mcasp_calc_clk_div(rd->mcasp, sbits*slots*rate,
1201                                                    &ppm);
1202                         if (abs(ppm) < DAVINCI_MAX_RATE_ERROR_PPM) {
1203                                 snd_mask_set(&nfmt, i);
1204                                 count++;
1205                         }
1206                 }
1207         }
1208         dev_dbg(rd->mcasp->dev,
1209                 "%d possible sample format for %d Hz and %d tdm slots\n",
1210                 count, rate, slots);
1211
1212         return snd_mask_refine(fmt, &nfmt);
1213 }
1214
1215 static int davinci_mcasp_startup(struct snd_pcm_substream *substream,
1216                                  struct snd_soc_dai *cpu_dai)
1217 {
1218         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1219         struct davinci_mcasp_ruledata *ruledata =
1220                                         &mcasp->ruledata[substream->stream];
1221         u32 max_channels = 0;
1222         int i, dir;
1223         int tdm_slots = mcasp->tdm_slots;
1224
1225         if (mcasp->tdm_mask[substream->stream])
1226                 tdm_slots = hweight32(mcasp->tdm_mask[substream->stream]);
1227
1228         mcasp->substreams[substream->stream] = substream;
1229
1230         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
1231                 return 0;
1232
1233         /*
1234          * Limit the maximum allowed channels for the first stream:
1235          * number of serializers for the direction * tdm slots per serializer
1236          */
1237         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1238                 dir = TX_MODE;
1239         else
1240                 dir = RX_MODE;
1241
1242         for (i = 0; i < mcasp->num_serializer; i++) {
1243                 if (mcasp->serial_dir[i] == dir)
1244                         max_channels++;
1245         }
1246         ruledata->serializers = max_channels;
1247         max_channels *= tdm_slots;
1248         /*
1249          * If the already active stream has less channels than the calculated
1250          * limnit based on the seirializers * tdm_slots, we need to use that as
1251          * a constraint for the second stream.
1252          * Otherwise (first stream or less allowed channels) we use the
1253          * calculated constraint.
1254          */
1255         if (mcasp->channels && mcasp->channels < max_channels)
1256                 max_channels = mcasp->channels;
1257         /*
1258          * But we can always allow channels upto the amount of
1259          * the available tdm_slots.
1260          */
1261         if (max_channels < tdm_slots)
1262                 max_channels = tdm_slots;
1263
1264         snd_pcm_hw_constraint_minmax(substream->runtime,
1265                                      SNDRV_PCM_HW_PARAM_CHANNELS,
1266                                      2, max_channels);
1267
1268         snd_pcm_hw_constraint_list(substream->runtime,
1269                                    0, SNDRV_PCM_HW_PARAM_CHANNELS,
1270                                    &mcasp->chconstr[substream->stream]);
1271
1272         if (mcasp->slot_width)
1273                 snd_pcm_hw_constraint_minmax(substream->runtime,
1274                                              SNDRV_PCM_HW_PARAM_SAMPLE_BITS,
1275                                              8, mcasp->slot_width);
1276
1277         /*
1278          * If we rely on implicit BCLK divider setting we should
1279          * set constraints based on what we can provide.
1280          */
1281         if (mcasp->bclk_master && mcasp->bclk_div == 0 && mcasp->sysclk_freq) {
1282                 int ret;
1283
1284                 ruledata->mcasp = mcasp;
1285
1286                 ret = snd_pcm_hw_rule_add(substream->runtime, 0,
1287                                           SNDRV_PCM_HW_PARAM_RATE,
1288                                           davinci_mcasp_hw_rule_rate,
1289                                           ruledata,
1290                                           SNDRV_PCM_HW_PARAM_FORMAT, -1);
1291                 if (ret)
1292                         return ret;
1293                 ret = snd_pcm_hw_rule_add(substream->runtime, 0,
1294                                           SNDRV_PCM_HW_PARAM_FORMAT,
1295                                           davinci_mcasp_hw_rule_format,
1296                                           ruledata,
1297                                           SNDRV_PCM_HW_PARAM_RATE, -1);
1298                 if (ret)
1299                         return ret;
1300         }
1301
1302         return 0;
1303 }
1304
1305 static void davinci_mcasp_shutdown(struct snd_pcm_substream *substream,
1306                                    struct snd_soc_dai *cpu_dai)
1307 {
1308         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1309
1310         mcasp->substreams[substream->stream] = NULL;
1311
1312         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
1313                 return;
1314
1315         if (!cpu_dai->active)
1316                 mcasp->channels = 0;
1317 }
1318
1319 static const struct snd_soc_dai_ops davinci_mcasp_dai_ops = {
1320         .startup        = davinci_mcasp_startup,
1321         .shutdown       = davinci_mcasp_shutdown,
1322         .trigger        = davinci_mcasp_trigger,
1323         .hw_params      = davinci_mcasp_hw_params,
1324         .set_fmt        = davinci_mcasp_set_dai_fmt,
1325         .set_clkdiv     = davinci_mcasp_set_clkdiv,
1326         .set_sysclk     = davinci_mcasp_set_sysclk,
1327         .set_tdm_slot   = davinci_mcasp_set_tdm_slot,
1328 };
1329
1330 static int davinci_mcasp_dai_probe(struct snd_soc_dai *dai)
1331 {
1332         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
1333
1334         dai->playback_dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK];
1335         dai->capture_dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_CAPTURE];
1336
1337         return 0;
1338 }
1339
1340 #ifdef CONFIG_PM_SLEEP
1341 static int davinci_mcasp_suspend(struct snd_soc_dai *dai)
1342 {
1343         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
1344         struct davinci_mcasp_context *context = &mcasp->context;
1345         u32 reg;
1346         int i;
1347
1348         context->pm_state = pm_runtime_active(mcasp->dev);
1349         if (!context->pm_state)
1350                 pm_runtime_get_sync(mcasp->dev);
1351
1352         for (i = 0; i < ARRAY_SIZE(context_regs); i++)
1353                 context->config_regs[i] = mcasp_get_reg(mcasp, context_regs[i]);
1354
1355         if (mcasp->txnumevt) {
1356                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
1357                 context->afifo_regs[0] = mcasp_get_reg(mcasp, reg);
1358         }
1359         if (mcasp->rxnumevt) {
1360                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
1361                 context->afifo_regs[1] = mcasp_get_reg(mcasp, reg);
1362         }
1363
1364         for (i = 0; i < mcasp->num_serializer; i++)
1365                 context->xrsr_regs[i] = mcasp_get_reg(mcasp,
1366                                                 DAVINCI_MCASP_XRSRCTL_REG(i));
1367
1368         pm_runtime_put_sync(mcasp->dev);
1369
1370         return 0;
1371 }
1372
1373 static int davinci_mcasp_resume(struct snd_soc_dai *dai)
1374 {
1375         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
1376         struct davinci_mcasp_context *context = &mcasp->context;
1377         u32 reg;
1378         int i;
1379
1380         pm_runtime_get_sync(mcasp->dev);
1381
1382         for (i = 0; i < ARRAY_SIZE(context_regs); i++)
1383                 mcasp_set_reg(mcasp, context_regs[i], context->config_regs[i]);
1384
1385         if (mcasp->txnumevt) {
1386                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
1387                 mcasp_set_reg(mcasp, reg, context->afifo_regs[0]);
1388         }
1389         if (mcasp->rxnumevt) {
1390                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
1391                 mcasp_set_reg(mcasp, reg, context->afifo_regs[1]);
1392         }
1393
1394         for (i = 0; i < mcasp->num_serializer; i++)
1395                 mcasp_set_reg(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
1396                               context->xrsr_regs[i]);
1397
1398         if (!context->pm_state)
1399                 pm_runtime_put_sync(mcasp->dev);
1400
1401         return 0;
1402 }
1403 #else
1404 #define davinci_mcasp_suspend NULL
1405 #define davinci_mcasp_resume NULL
1406 #endif
1407
1408 #define DAVINCI_MCASP_RATES     SNDRV_PCM_RATE_8000_192000
1409
1410 #define DAVINCI_MCASP_PCM_FMTS (SNDRV_PCM_FMTBIT_S8 | \
1411                                 SNDRV_PCM_FMTBIT_U8 | \
1412                                 SNDRV_PCM_FMTBIT_S16_LE | \
1413                                 SNDRV_PCM_FMTBIT_U16_LE | \
1414                                 SNDRV_PCM_FMTBIT_S24_LE | \
1415                                 SNDRV_PCM_FMTBIT_U24_LE | \
1416                                 SNDRV_PCM_FMTBIT_S24_3LE | \
1417                                 SNDRV_PCM_FMTBIT_U24_3LE | \
1418                                 SNDRV_PCM_FMTBIT_S32_LE | \
1419                                 SNDRV_PCM_FMTBIT_U32_LE)
1420
1421 static struct snd_soc_dai_driver davinci_mcasp_dai[] = {
1422         {
1423                 .name           = "davinci-mcasp.0",
1424                 .probe          = davinci_mcasp_dai_probe,
1425                 .suspend        = davinci_mcasp_suspend,
1426                 .resume         = davinci_mcasp_resume,
1427                 .playback       = {
1428                         .channels_min   = 2,
1429                         .channels_max   = 32 * 16,
1430                         .rates          = DAVINCI_MCASP_RATES,
1431                         .formats        = DAVINCI_MCASP_PCM_FMTS,
1432                 },
1433                 .capture        = {
1434                         .channels_min   = 2,
1435                         .channels_max   = 32 * 16,
1436                         .rates          = DAVINCI_MCASP_RATES,
1437                         .formats        = DAVINCI_MCASP_PCM_FMTS,
1438                 },
1439                 .ops            = &davinci_mcasp_dai_ops,
1440
1441                 .symmetric_samplebits   = 1,
1442                 .symmetric_rates        = 1,
1443         },
1444         {
1445                 .name           = "davinci-mcasp.1",
1446                 .probe          = davinci_mcasp_dai_probe,
1447                 .playback       = {
1448                         .channels_min   = 1,
1449                         .channels_max   = 384,
1450                         .rates          = DAVINCI_MCASP_RATES,
1451                         .formats        = DAVINCI_MCASP_PCM_FMTS,
1452                 },
1453                 .ops            = &davinci_mcasp_dai_ops,
1454         },
1455
1456 };
1457
1458 static const struct snd_soc_component_driver davinci_mcasp_component = {
1459         .name           = "davinci-mcasp",
1460 };
1461
1462 /* Some HW specific values and defaults. The rest is filled in from DT. */
1463 static struct davinci_mcasp_pdata dm646x_mcasp_pdata = {
1464         .tx_dma_offset = 0x400,
1465         .rx_dma_offset = 0x400,
1466         .version = MCASP_VERSION_1,
1467 };
1468
1469 static struct davinci_mcasp_pdata da830_mcasp_pdata = {
1470         .tx_dma_offset = 0x2000,
1471         .rx_dma_offset = 0x2000,
1472         .version = MCASP_VERSION_2,
1473 };
1474
1475 static struct davinci_mcasp_pdata am33xx_mcasp_pdata = {
1476         .tx_dma_offset = 0,
1477         .rx_dma_offset = 0,
1478         .version = MCASP_VERSION_3,
1479 };
1480
1481 static struct davinci_mcasp_pdata dra7_mcasp_pdata = {
1482         .tx_dma_offset = 0x200,
1483         .rx_dma_offset = 0x284,
1484         .version = MCASP_VERSION_4,
1485 };
1486
1487 static const struct of_device_id mcasp_dt_ids[] = {
1488         {
1489                 .compatible = "ti,dm646x-mcasp-audio",
1490                 .data = &dm646x_mcasp_pdata,
1491         },
1492         {
1493                 .compatible = "ti,da830-mcasp-audio",
1494                 .data = &da830_mcasp_pdata,
1495         },
1496         {
1497                 .compatible = "ti,am33xx-mcasp-audio",
1498                 .data = &am33xx_mcasp_pdata,
1499         },
1500         {
1501                 .compatible = "ti,dra7-mcasp-audio",
1502                 .data = &dra7_mcasp_pdata,
1503         },
1504         { /* sentinel */ }
1505 };
1506 MODULE_DEVICE_TABLE(of, mcasp_dt_ids);
1507
1508 static int mcasp_reparent_fck(struct platform_device *pdev)
1509 {
1510         struct device_node *node = pdev->dev.of_node;
1511         struct clk *gfclk, *parent_clk;
1512         const char *parent_name;
1513         int ret;
1514
1515         if (!node)
1516                 return 0;
1517
1518         parent_name = of_get_property(node, "fck_parent", NULL);
1519         if (!parent_name)
1520                 return 0;
1521
1522         gfclk = clk_get(&pdev->dev, "fck");
1523         if (IS_ERR(gfclk)) {
1524                 dev_err(&pdev->dev, "failed to get fck\n");
1525                 return PTR_ERR(gfclk);
1526         }
1527
1528         parent_clk = clk_get(NULL, parent_name);
1529         if (IS_ERR(parent_clk)) {
1530                 dev_err(&pdev->dev, "failed to get parent clock\n");
1531                 ret = PTR_ERR(parent_clk);
1532                 goto err1;
1533         }
1534
1535         ret = clk_set_parent(gfclk, parent_clk);
1536         if (ret) {
1537                 dev_err(&pdev->dev, "failed to reparent fck\n");
1538                 goto err2;
1539         }
1540
1541 err2:
1542         clk_put(parent_clk);
1543 err1:
1544         clk_put(gfclk);
1545         return ret;
1546 }
1547
1548 static struct davinci_mcasp_pdata *davinci_mcasp_set_pdata_from_of(
1549                                                 struct platform_device *pdev)
1550 {
1551         struct device_node *np = pdev->dev.of_node;
1552         struct davinci_mcasp_pdata *pdata = NULL;
1553         const struct of_device_id *match =
1554                         of_match_device(mcasp_dt_ids, &pdev->dev);
1555         struct of_phandle_args dma_spec;
1556
1557         const u32 *of_serial_dir32;
1558         u32 val;
1559         int i, ret = 0;
1560
1561         if (pdev->dev.platform_data) {
1562                 pdata = pdev->dev.platform_data;
1563                 return pdata;
1564         } else if (match) {
1565                 pdata = (struct davinci_mcasp_pdata*) match->data;
1566         } else {
1567                 /* control shouldn't reach here. something is wrong */
1568                 ret = -EINVAL;
1569                 goto nodata;
1570         }
1571
1572         ret = of_property_read_u32(np, "op-mode", &val);
1573         if (ret >= 0)
1574                 pdata->op_mode = val;
1575
1576         ret = of_property_read_u32(np, "tdm-slots", &val);
1577         if (ret >= 0) {
1578                 if (val < 2 || val > 32) {
1579                         dev_err(&pdev->dev,
1580                                 "tdm-slots must be in rage [2-32]\n");
1581                         ret = -EINVAL;
1582                         goto nodata;
1583                 }
1584
1585                 pdata->tdm_slots = val;
1586         }
1587
1588         of_serial_dir32 = of_get_property(np, "serial-dir", &val);
1589         val /= sizeof(u32);
1590         if (of_serial_dir32) {
1591                 u8 *of_serial_dir = devm_kzalloc(&pdev->dev,
1592                                                  (sizeof(*of_serial_dir) * val),
1593                                                  GFP_KERNEL);
1594                 if (!of_serial_dir) {
1595                         ret = -ENOMEM;
1596                         goto nodata;
1597                 }
1598
1599                 for (i = 0; i < val; i++)
1600                         of_serial_dir[i] = be32_to_cpup(&of_serial_dir32[i]);
1601
1602                 pdata->num_serializer = val;
1603                 pdata->serial_dir = of_serial_dir;
1604         }
1605
1606         ret = of_property_match_string(np, "dma-names", "tx");
1607         if (ret < 0)
1608                 goto nodata;
1609
1610         ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
1611                                          &dma_spec);
1612         if (ret < 0)
1613                 goto nodata;
1614
1615         pdata->tx_dma_channel = dma_spec.args[0];
1616
1617         /* RX is not valid in DIT mode */
1618         if (pdata->op_mode != DAVINCI_MCASP_DIT_MODE) {
1619                 ret = of_property_match_string(np, "dma-names", "rx");
1620                 if (ret < 0)
1621                         goto nodata;
1622
1623                 ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
1624                                                  &dma_spec);
1625                 if (ret < 0)
1626                         goto nodata;
1627
1628                 pdata->rx_dma_channel = dma_spec.args[0];
1629         }
1630
1631         ret = of_property_read_u32(np, "tx-num-evt", &val);
1632         if (ret >= 0)
1633                 pdata->txnumevt = val;
1634
1635         ret = of_property_read_u32(np, "rx-num-evt", &val);
1636         if (ret >= 0)
1637                 pdata->rxnumevt = val;
1638
1639         ret = of_property_read_u32(np, "sram-size-playback", &val);
1640         if (ret >= 0)
1641                 pdata->sram_size_playback = val;
1642
1643         ret = of_property_read_u32(np, "sram-size-capture", &val);
1644         if (ret >= 0)
1645                 pdata->sram_size_capture = val;
1646
1647         return  pdata;
1648
1649 nodata:
1650         if (ret < 0) {
1651                 dev_err(&pdev->dev, "Error populating platform data, err %d\n",
1652                         ret);
1653                 pdata = NULL;
1654         }
1655         return  pdata;
1656 }
1657
1658 enum {
1659         PCM_EDMA,
1660         PCM_SDMA,
1661 };
1662 static const char *sdma_prefix = "ti,omap";
1663
1664 static int davinci_mcasp_get_dma_type(struct davinci_mcasp *mcasp)
1665 {
1666         struct dma_chan *chan;
1667         const char *tmp;
1668         int ret = PCM_EDMA;
1669
1670         if (!mcasp->dev->of_node)
1671                 return PCM_EDMA;
1672
1673         tmp = mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK].filter_data;
1674         chan = dma_request_slave_channel_reason(mcasp->dev, tmp);
1675         if (IS_ERR(chan)) {
1676                 if (PTR_ERR(chan) != -EPROBE_DEFER)
1677                         dev_err(mcasp->dev,
1678                                 "Can't verify DMA configuration (%ld)\n",
1679                                 PTR_ERR(chan));
1680                 return PTR_ERR(chan);
1681         }
1682         BUG_ON(!chan->device || !chan->device->dev);
1683
1684         if (chan->device->dev->of_node)
1685                 ret = of_property_read_string(chan->device->dev->of_node,
1686                                               "compatible", &tmp);
1687         else
1688                 dev_dbg(mcasp->dev, "DMA controller has no of-node\n");
1689
1690         dma_release_channel(chan);
1691         if (ret)
1692                 return ret;
1693
1694         dev_dbg(mcasp->dev, "DMA controller compatible = \"%s\"\n", tmp);
1695         if (!strncmp(tmp, sdma_prefix, strlen(sdma_prefix)))
1696                 return PCM_SDMA;
1697
1698         return PCM_EDMA;
1699 }
1700
1701 static int davinci_mcasp_probe(struct platform_device *pdev)
1702 {
1703         struct snd_dmaengine_dai_dma_data *dma_data;
1704         struct resource *mem, *res, *dat;
1705         struct davinci_mcasp_pdata *pdata;
1706         struct davinci_mcasp *mcasp;
1707         char *irq_name;
1708         int *dma;
1709         int irq;
1710         int ret;
1711
1712         if (!pdev->dev.platform_data && !pdev->dev.of_node) {
1713                 dev_err(&pdev->dev, "No platform data supplied\n");
1714                 return -EINVAL;
1715         }
1716
1717         mcasp = devm_kzalloc(&pdev->dev, sizeof(struct davinci_mcasp),
1718                            GFP_KERNEL);
1719         if (!mcasp)
1720                 return  -ENOMEM;
1721
1722         pdata = davinci_mcasp_set_pdata_from_of(pdev);
1723         if (!pdata) {
1724                 dev_err(&pdev->dev, "no platform data\n");
1725                 return -EINVAL;
1726         }
1727
1728         mem = platform_get_resource_byname(pdev, IORESOURCE_MEM, "mpu");
1729         if (!mem) {
1730                 dev_warn(mcasp->dev,
1731                          "\"mpu\" mem resource not found, using index 0\n");
1732                 mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1733                 if (!mem) {
1734                         dev_err(&pdev->dev, "no mem resource?\n");
1735                         return -ENODEV;
1736                 }
1737         }
1738
1739         mcasp->base = devm_ioremap_resource(&pdev->dev, mem);
1740         if (IS_ERR(mcasp->base))
1741                 return PTR_ERR(mcasp->base);
1742
1743         pm_runtime_enable(&pdev->dev);
1744
1745         mcasp->op_mode = pdata->op_mode;
1746         /* sanity check for tdm slots parameter */
1747         if (mcasp->op_mode == DAVINCI_MCASP_IIS_MODE) {
1748                 if (pdata->tdm_slots < 2) {
1749                         dev_err(&pdev->dev, "invalid tdm slots: %d\n",
1750                                 pdata->tdm_slots);
1751                         mcasp->tdm_slots = 2;
1752                 } else if (pdata->tdm_slots > 32) {
1753                         dev_err(&pdev->dev, "invalid tdm slots: %d\n",
1754                                 pdata->tdm_slots);
1755                         mcasp->tdm_slots = 32;
1756                 } else {
1757                         mcasp->tdm_slots = pdata->tdm_slots;
1758                 }
1759         }
1760
1761         mcasp->num_serializer = pdata->num_serializer;
1762 #ifdef CONFIG_PM_SLEEP
1763         mcasp->context.xrsr_regs = devm_kzalloc(&pdev->dev,
1764                                         sizeof(u32) * mcasp->num_serializer,
1765                                         GFP_KERNEL);
1766 #endif
1767         mcasp->serial_dir = pdata->serial_dir;
1768         mcasp->version = pdata->version;
1769         mcasp->txnumevt = pdata->txnumevt;
1770         mcasp->rxnumevt = pdata->rxnumevt;
1771
1772         mcasp->dev = &pdev->dev;
1773
1774         irq = platform_get_irq_byname(pdev, "common");
1775         if (irq >= 0) {
1776                 irq_name = devm_kasprintf(&pdev->dev, GFP_KERNEL, "%s_common",
1777                                           dev_name(&pdev->dev));
1778                 ret = devm_request_threaded_irq(&pdev->dev, irq, NULL,
1779                                                 davinci_mcasp_common_irq_handler,
1780                                                 IRQF_ONESHOT | IRQF_SHARED,
1781                                                 irq_name, mcasp);
1782                 if (ret) {
1783                         dev_err(&pdev->dev, "common IRQ request failed\n");
1784                         goto err;
1785                 }
1786
1787                 mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK] = XUNDRN;
1788                 mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE] = ROVRN;
1789         }
1790
1791         irq = platform_get_irq_byname(pdev, "rx");
1792         if (irq >= 0) {
1793                 irq_name = devm_kasprintf(&pdev->dev, GFP_KERNEL, "%s_rx",
1794                                           dev_name(&pdev->dev));
1795                 ret = devm_request_threaded_irq(&pdev->dev, irq, NULL,
1796                                                 davinci_mcasp_rx_irq_handler,
1797                                                 IRQF_ONESHOT, irq_name, mcasp);
1798                 if (ret) {
1799                         dev_err(&pdev->dev, "RX IRQ request failed\n");
1800                         goto err;
1801                 }
1802
1803                 mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE] = ROVRN;
1804         }
1805
1806         irq = platform_get_irq_byname(pdev, "tx");
1807         if (irq >= 0) {
1808                 irq_name = devm_kasprintf(&pdev->dev, GFP_KERNEL, "%s_tx",
1809                                           dev_name(&pdev->dev));
1810                 ret = devm_request_threaded_irq(&pdev->dev, irq, NULL,
1811                                                 davinci_mcasp_tx_irq_handler,
1812                                                 IRQF_ONESHOT, irq_name, mcasp);
1813                 if (ret) {
1814                         dev_err(&pdev->dev, "TX IRQ request failed\n");
1815                         goto err;
1816                 }
1817
1818                 mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK] = XUNDRN;
1819         }
1820
1821         dat = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dat");
1822         if (dat)
1823                 mcasp->dat_port = true;
1824
1825         dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK];
1826         if (dat)
1827                 dma_data->addr = dat->start;
1828         else
1829                 dma_data->addr = mem->start + pdata->tx_dma_offset;
1830
1831         dma = &mcasp->dma_request[SNDRV_PCM_STREAM_PLAYBACK];
1832         res = platform_get_resource(pdev, IORESOURCE_DMA, 0);
1833         if (res)
1834                 *dma = res->start;
1835         else
1836                 *dma = pdata->tx_dma_channel;
1837
1838         /* dmaengine filter data for DT and non-DT boot */
1839         if (pdev->dev.of_node)
1840                 dma_data->filter_data = "tx";
1841         else
1842                 dma_data->filter_data = dma;
1843
1844         /* RX is not valid in DIT mode */
1845         if (mcasp->op_mode != DAVINCI_MCASP_DIT_MODE) {
1846                 dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_CAPTURE];
1847                 if (dat)
1848                         dma_data->addr = dat->start;
1849                 else
1850                         dma_data->addr = mem->start + pdata->rx_dma_offset;
1851
1852                 dma = &mcasp->dma_request[SNDRV_PCM_STREAM_CAPTURE];
1853                 res = platform_get_resource(pdev, IORESOURCE_DMA, 1);
1854                 if (res)
1855                         *dma = res->start;
1856                 else
1857                         *dma = pdata->rx_dma_channel;
1858
1859                 /* dmaengine filter data for DT and non-DT boot */
1860                 if (pdev->dev.of_node)
1861                         dma_data->filter_data = "rx";
1862                 else
1863                         dma_data->filter_data = dma;
1864         }
1865
1866         if (mcasp->version < MCASP_VERSION_3) {
1867                 mcasp->fifo_base = DAVINCI_MCASP_V2_AFIFO_BASE;
1868                 /* dma_params->dma_addr is pointing to the data port address */
1869                 mcasp->dat_port = true;
1870         } else {
1871                 mcasp->fifo_base = DAVINCI_MCASP_V3_AFIFO_BASE;
1872         }
1873
1874         /* Allocate memory for long enough list for all possible
1875          * scenarios. Maximum number tdm slots is 32 and there cannot
1876          * be more serializers than given in the configuration.  The
1877          * serializer directions could be taken into account, but it
1878          * would make code much more complex and save only couple of
1879          * bytes.
1880          */
1881         mcasp->chconstr[SNDRV_PCM_STREAM_PLAYBACK].list =
1882                 devm_kzalloc(mcasp->dev, sizeof(unsigned int) *
1883                              (32 + mcasp->num_serializer - 2),
1884                              GFP_KERNEL);
1885
1886         mcasp->chconstr[SNDRV_PCM_STREAM_CAPTURE].list =
1887                 devm_kzalloc(mcasp->dev, sizeof(unsigned int) *
1888                              (32 + mcasp->num_serializer - 2),
1889                              GFP_KERNEL);
1890
1891         if (!mcasp->chconstr[SNDRV_PCM_STREAM_PLAYBACK].list ||
1892             !mcasp->chconstr[SNDRV_PCM_STREAM_CAPTURE].list)
1893                 return -ENOMEM;
1894
1895         ret = davinci_mcasp_set_ch_constraints(mcasp);
1896         if (ret)
1897                 goto err;
1898
1899         dev_set_drvdata(&pdev->dev, mcasp);
1900
1901         mcasp_reparent_fck(pdev);
1902
1903         ret = devm_snd_soc_register_component(&pdev->dev,
1904                                         &davinci_mcasp_component,
1905                                         &davinci_mcasp_dai[pdata->op_mode], 1);
1906
1907         if (ret != 0)
1908                 goto err;
1909
1910         ret = davinci_mcasp_get_dma_type(mcasp);
1911         switch (ret) {
1912         case PCM_EDMA:
1913 #if IS_BUILTIN(CONFIG_SND_EDMA_SOC) || \
1914         (IS_MODULE(CONFIG_SND_DAVINCI_SOC_MCASP) && \
1915          IS_MODULE(CONFIG_SND_EDMA_SOC))
1916                 ret = edma_pcm_platform_register(&pdev->dev);
1917 #else
1918                 dev_err(&pdev->dev, "Missing SND_EDMA_SOC\n");
1919                 ret = -EINVAL;
1920                 goto err;
1921 #endif
1922                 break;
1923         case PCM_SDMA:
1924 #if IS_BUILTIN(CONFIG_SND_OMAP_SOC) || \
1925         (IS_MODULE(CONFIG_SND_DAVINCI_SOC_MCASP) && \
1926          IS_MODULE(CONFIG_SND_OMAP_SOC))
1927                 ret = omap_pcm_platform_register(&pdev->dev);
1928 #else
1929                 dev_err(&pdev->dev, "Missing SND_SDMA_SOC\n");
1930                 ret = -EINVAL;
1931                 goto err;
1932 #endif
1933                 break;
1934         default:
1935                 dev_err(&pdev->dev, "No DMA controller found (%d)\n", ret);
1936         case -EPROBE_DEFER:
1937                 goto err;
1938                 break;
1939         }
1940
1941         if (ret) {
1942                 dev_err(&pdev->dev, "register PCM failed: %d\n", ret);
1943                 goto err;
1944         }
1945
1946         return 0;
1947
1948 err:
1949         pm_runtime_disable(&pdev->dev);
1950         return ret;
1951 }
1952
1953 static int davinci_mcasp_remove(struct platform_device *pdev)
1954 {
1955         pm_runtime_disable(&pdev->dev);
1956
1957         return 0;
1958 }
1959
1960 static struct platform_driver davinci_mcasp_driver = {
1961         .probe          = davinci_mcasp_probe,
1962         .remove         = davinci_mcasp_remove,
1963         .driver         = {
1964                 .name   = "davinci-mcasp",
1965                 .of_match_table = mcasp_dt_ids,
1966         },
1967 };
1968
1969 module_platform_driver(davinci_mcasp_driver);
1970
1971 MODULE_AUTHOR("Steve Chen");
1972 MODULE_DESCRIPTION("TI DAVINCI McASP SoC Interface");
1973 MODULE_LICENSE("GPL");