src/gallium/drivers/radeon/R600Instructions.td

   1 //===-- R600Instructions.td - TODO: Add brief description -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // TODO: Add full description
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "R600Intrinsics.td"
  15
  16 class InstR600 <bits<32> inst, dag outs, dag ins, string asm, list<dag> pattern,
  17                 InstrItinClass itin>
  18     : AMDGPUInst <outs, ins, asm, pattern> {
  19
  20   field bits<32> Inst;
  21         bit Trig = 0;
  22   bit Op3 = 0;
  23
  24   let Inst = inst;
  25   let Namespace = "AMDIL";
  26   let OutOperandList = outs;
  27   let InOperandList = ins;
  28   let AsmString = asm;
  29   let Pattern = pattern;
  30   let Itinerary = itin;
  31
  32   let TSFlags{4} = Trig;
  33   let TSFlags{5} = Op3;
  34 }
  35
  36 class InstR600ISA <dag outs, dag ins, string asm, list<dag> pattern> :
  37     AMDGPUInst <outs, ins, asm, pattern>
  38 {
  39   field bits<64> Inst;
  40
  41   let Namespace = "AMDIL";
  42 }
  43
  44 def MEMri : Operand<iPTRAny> {
  45   let MIOperandInfo = (ops R600_Reg32:$ptr, R600_Reg32:$index);
  46 }
  47
  48 def ADDRParam : ComplexPattern<i32, 2, "SelectADDRParam", [], []>;
  49
  50 class R600_ALU {
  51
  52   bits<7> DST_GPR = 0;
  53   bits<9> SRC0_SEL = 0;
  54   bits<1> SRC0_NEG = 0;
  55   bits<9> SRC1_SEL = 0;
  56   bits<1> SRC1_NEG = 0;
  57   bits<1> CLAMP = 0;
  58
  59 }
  60
  61
  62 class R600_1OP <bits<32> inst, string opName, list<dag> pattern,
  63                 InstrItinClass itin = AnyALU> :
  64   InstR600 <inst,
  65           (outs R600_Reg32:$dst),
  66           (ins R600_Reg32:$src, variable_ops),
  67           !strconcat(opName, " $dst, $src"),
  68           pattern,
  69           itin
  70   >;
  71
  72 class R600_2OP <bits<32> inst, string opName, list<dag> pattern,
  73                 InstrItinClass itin = AnyALU> :
  74   InstR600 <inst,
  75           (outs R600_Reg32:$dst),
  76           (ins R600_Reg32:$src0, R600_Reg32:$src1, variable_ops),
  77           !strconcat(opName, " $dst, $src0, $src1"),
  78           pattern,
  79           itin
  80   >;
  81
  82 class R600_3OP <bits<32> inst, string opName, list<dag> pattern,
  83                 InstrItinClass itin = AnyALU> :
  84   InstR600 <inst,
  85           (outs R600_Reg32:$dst),
  86           (ins R600_Reg32:$src0, R600_Reg32:$src1, R600_Reg32:$src2, variable_ops),
  87           !strconcat(opName, "$dst $src0, $src1, $src2"),
  88           pattern,
  89           itin>{
  90
  91     let Op3 = 1;
  92   }
  93
  94 class R600_REDUCTION <bits<32> inst, dag ins, string asm, list<dag> pattern,
  95                       InstrItinClass itin = AnyALU> :
  96   InstR600 <inst,
  97           (outs R600_Reg32:$dst),
  98           ins,
  99           asm,
 100           pattern,
 101           itin
 102
 103   >;
 104
 105 class R600_TEX <bits<32> inst, string opName, list<dag> pattern,
 106                 InstrItinClass itin = AnyALU> :
 107   InstR600 <inst,
 108           (outs R600_Reg128:$dst),
 109           (ins R600_Reg128:$src0, i32imm:$src1, i32imm:$src2),
 110           !strconcat(opName, "$dst, $src0, $src1, $src2"),
 111           pattern,
 112           itin
 113   >;
 114
 115 def TEX_SHADOW : PatLeaf<
 116   (imm),
 117   [{uint32_t TType = (uint32_t)N->getZExtValue();
 118     return (TType >= 6 && TType <= 8) || TType == 11 || TType == 12;
 119   }]
 120 >;
 121
 122 class EG_CF_RAT <bits <8> cf_inst, bits <6> rat_inst, dag outs, dag ins,
 123                  string asm> :
 124     InstR600ISA <outs, ins, asm, []>
 125 {
 126   bits<7>  RW_GPR;
 127   bits<7>  INDEX_GPR;
 128   bits<4>  RAT_ID;
 129
 130   bits<2>  RIM;
 131   bits<2>  TYPE;
 132   bits<1>  RW_REL;
 133   bits<2>  ELEM_SIZE;
 134
 135   bits<12> ARRAY_SIZE;
 136   bits<4>  COMP_MASK;
 137   bits<4>  BURST_COUNT;
 138   bits<1>  VPM;
 139   bits<1>  EOP;
 140   bits<1>  MARK;
 141   bits<1>  BARRIER;
 142
 143   /* CF_ALLOC_EXPORT_WORD0_RAT */
 144   let Inst{3-0}   = RAT_ID;
 145   let Inst{9-4}   = rat_inst;
 146   let Inst{10}    = 0; /* Reserved */
 147   let Inst{12-11} = RIM;
 148   let Inst{14-13} = TYPE;
 149   let Inst{21-15} = RW_GPR;
 150   let Inst{22}    = RW_REL;
 151   let Inst{29-23} = INDEX_GPR;
 152   let Inst{31-30} = ELEM_SIZE;
 153
 154   /* CF_ALLOC_EXPORT_WORD1_BUF */
 155 /* XXX: We can't have auto encoding of 64-bit instructions until LLVM 3.1 :( */
 156 /*
 157   let Inst{43-32} = ARRAY_SIZE;
 158   let Inst{47-44} = COMP_MASK;
 159   let Inst{51-48} = BURST_COUNT;
 160   let Inst{52}    = VPM;
 161   let Inst{53}    = EOP;
 162   let Inst{61-54} = cf_inst;
 163   let Inst{62}    = MARK;
 164   let Inst{63}    = BARRIER;
 165 */
 166 }
 167
 168 /*
 169 def store_global : PatFrag<(ops node:$value, node:$ptr),
 170                            (store node:$value, node:$ptr),
 171                            [{
 172                             const Value *Src;
 173                             const PointerType *Type;
 174                             if ((src = cast<StoreSDNode>(N)->getSrcValue() &&
 175                                  PT = dyn_cast<PointerType>(Src->getType()))) {
 176                               return PT->getAddressSpace() == 1;
 177                             }
 178                             return false;
 179                            }]>;
 180
 181 */
 182
 183 def load_param : PatFrag<(ops node:$ptr),
 184                          (load node:$ptr),
 185                           [{
 186                            return true;
 187                            const Value *Src = cast<LoadSDNode>(N)->getSrcValue();
 188                            if (Src) {
 189                                 PointerType * PT = dyn_cast<PointerType>(Src->getType());
 190                                 return PT && PT->getAddressSpace() == AMDILAS::PARAM_I_ADDRESS;
 191                            }
 192                            return false;
 193                           }]>;
 194
 195 //class EG_CF <bits<32> inst, string asm> :
 196 //    InstR600 <inst, (outs), (ins), asm, []>;
 197
 198 /* XXX: We will use this when we emit the real ISA.
 199   bits<24> ADDR = 0;
 200   bits<3> JTS = 0;
 201
 202   bits<3> PC = 0;
 203   bits<5> CF_CONS = 0;
 204   bits<2> COND = 0;
 205   bits<6> COUNT = 0;
 206   bits<1> VPM = 0;
 207   bits<1> EOP = 0;
 208   bits<8> CF_INST = 0;
 209   bits<1> WQM = 0;
 210   bits<1> B = 0;
 211
 212   let Inst{23-0} = ADDR;
 213   let Inst{26-24} = JTS;
 214   let Inst{34-32} = PC;
 215   let Inst{39-35} = CF_CONST;
 216   let Inst{41-40} = COND;
 217   let Inst{47-42} = COUNT;
 218   let Inst{52} = VPM;
 219   let Inst{53} = EOP;
 220   let Inst{61-54} = CF_INST;
 221   let Inst{62} = WQM;
 222   let Inst{63} = B;
 223 //}
 224 */
 225 def isR600 : Predicate<"Subtarget.device()"
 226                             "->getGeneration() == AMDILDeviceInfo::HD4XXX">;
 227 def isEG : Predicate<"Subtarget.device()"
 228                             "->getGeneration() >= AMDILDeviceInfo::HD5XXX && "
 229                             "Subtarget.device()->getDeviceFlag() != OCL_DEVICE_CAYMAN">;
 230 def isCayman : Predicate<"Subtarget.device()"
 231                             "->getDeviceFlag() == OCL_DEVICE_CAYMAN">;
 232 def isEGorCayman : Predicate<"Subtarget.device()"
 233                             "->getGeneration() >= AMDILDeviceInfo::HD5XXX">;
 234
 235 def isR600toCayman : Predicate<
 236                      "Subtarget.device()->getGeneration() <= AMDILDeviceInfo::HD6XXX">;
 237
 238
 239 let Predicates = [isR600toCayman] in {
 240
 241 /* ------------------------------------------- */
 242 /* Common Instructions R600, R700, Evergreen, Cayman */
 243 /* ------------------------------------------- */
 244 let Gen = AMDGPUGen.R600_CAYMAN  in {
 245
 246 def ADD : R600_2OP <
 247   0x0, "ADD",
 248   [(set R600_Reg32:$dst, (fadd R600_Reg32:$src0, R600_Reg32:$src1))] > {
 249   let AMDILOp = AMDILInst.ADD_f32;
 250 }
 251 // Non-IEEE MUL: 0 * anything = 0
 252 def MUL : R600_2OP <
 253   0x1, "MUL NON-IEEE",
 254   [(set R600_Reg32:$dst, (int_AMDGPU_mul R600_Reg32:$src0, R600_Reg32:$src1))]
 255 >;
 256
 257 def MUL_IEEE : R600_2OP <
 258   0x2, "MUL_IEEE",
 259   [(set R600_Reg32:$dst, (fmul R600_Reg32:$src0, R600_Reg32:$src1))]> {
 260   let AMDILOp = AMDILInst.MUL_IEEE_f32;
 261 }
 262
 263 def MAX : R600_2OP <
 264   0x3, "MAX",
 265   [(set R600_Reg32:$dst, (int_AMDIL_max R600_Reg32:$src0, R600_Reg32:$src1))]> {
 266   let AMDILOp = AMDILInst.MAX_f32;
 267 }
 268
 269 def MIN : R600_2OP <
 270   0x4, "MIN",
 271   [(set R600_Reg32:$dst, (int_AMDIL_min R600_Reg32:$src0, R600_Reg32:$src1))]> {
 272   let AMDILOp = AMDILInst.MIN_f32;
 273 }
 274
 275 /* For the SET* instructions there is a naming conflict in TargetSelectionDAG.td,
 276  * so some of the instruction names don't match the asm string.
 277  * XXX: Use the defs in TargetSelectionDAG.td instead of intrinsics.
 278  */
 279
 280 def SETE : R600_2OP <
 281   0x08, "SETE",
 282   [(set R600_Reg32:$dst, (int_AMDGPU_seq R600_Reg32:$src0, R600_Reg32:$src1))]> {
 283   let AMDILOp = AMDILInst.FEQ;
 284 }
 285
 286 def SGT : R600_2OP <
 287   0x09, "SETGT",
 288   [(set R600_Reg32:$dst, (int_AMDGPU_sgt R600_Reg32:$src0, R600_Reg32:$src1))]
 289 >;
 290
 291 def SGE : R600_2OP <
 292   0xA, "SETGE",
 293   [(set R600_Reg32:$dst, (int_AMDGPU_sge R600_Reg32:$src0, R600_Reg32:$src1))]> {
 294   let AMDILOp = AMDILInst.FGE;
 295 }
 296
 297 def SNE : R600_2OP <
 298   0xB, "SETNE",
 299   [(set R600_Reg32:$dst, (int_AMDGPU_sne R600_Reg32:$src0, R600_Reg32:$src1))]> {
 300   let AMDILOp = AMDILInst.FNE;
 301 }
 302
 303 def FRACT : R600_1OP <
 304   0x10, "FRACT",
 305   []> {
 306   let AMDILOp = AMDILInst.FRAC_f32;
 307 }
 308
 309 def TRUNC : R600_1OP <
 310   0x11, "TRUNC",
 311   [(set R600_Reg32:$dst, (int_AMDGPU_trunc R600_Reg32:$src))]
 312 >;
 313
 314 def FLOOR : R600_1OP <
 315   0x14, "FLOOR",
 316   [(set R600_Reg32:$dst, (int_AMDGPU_floor R600_Reg32:$src))]
 317 >;
 318
 319 def MOV : R600_1OP <0x19, "MOV", []>;
 320
 321 def KILLGT : R600_2OP <
 322   0x2D, "KILLGT",
 323   []
 324 >;
 325
 326 def AND_INT : R600_2OP <
 327   0x30, "AND_INT",
 328   []> {
 329   let AMDILOp = AMDILInst.AND_i32;
 330 }
 331
 332 def XOR_INT : R600_2OP <
 333   0x32, "XOR_INT",
 334   []
 335 >;
 336
 337 def ADD_INT : R600_2OP <
 338   0x34, "ADD_INT $dst, $src0, $src1",
 339   []>{
 340   let AMDILOp = AMDILInst.ADD_i32;
 341 }
 342
 343 def SUB_INT : R600_2OP <
 344         0x35, "SUB_INT $dst, $src0, $src1",
 345         []
 346 >;
 347
 348 def SETE_INT : R600_2OP <
 349   0x3A, "SETE_INT $dst, $src0, $src1",
 350   []>{
 351   let AMDILOp = AMDILInst.IEQ;
 352 }
 353
 354 def SETGT_INT : R600_2OP <
 355   0x3B, "SGT_INT $dst, $src0, $src1",
 356   []
 357 >;
 358
 359 def SETGE_INT : R600_2OP <
 360         0x3C, "SETGE_INT $dst, $src0, $src1",
 361         []>{
 362   let AMDILOp = AMDILInst.IGE;
 363 }
 364
 365 def SETNE_INT : R600_2OP <
 366   0x3D, "SETNE_INT $dst, $src0, $src1",
 367   []>{
 368   let AMDILOp = AMDILInst.INE;
 369 }
 370
 371 def SETGT_UINT : R600_2OP <
 372   0x3E, "SETGT_UINT $dst, $src0, $src1",
 373   []>{
 374   let AMDILOp = AMDILInst.UGT;
 375 }
 376
 377 def SETGE_UINT : R600_2OP <
 378   0x3F, "SETGE_UINT $dst, $src0, $src1",
 379   []>{
 380   let AMDILOp = AMDILInst.UGE;
 381 }
 382
 383 def CNDE_INT : R600_3OP <
 384         0x1C, "CNDE_INT $dst, $src0, $src1, $src2",
 385         []
 386 >;
 387
 388 /* Texture instructions */
 389
 390 def TEX_SAMPLE : R600_TEX <
 391   0x10, "TEX_SAMPLE",
 392   [(set R600_Reg128:$dst, (int_AMDGPU_tex R600_Reg128:$src0, imm:$src1, imm:$src2))]
 393 >;
 394
 395 def TEX_SAMPLE_C : R600_TEX <
 396   0x18, "TEX_SAMPLE_C",
 397   [(set R600_Reg128:$dst, (int_AMDGPU_tex R600_Reg128:$src0, imm:$src1, TEX_SHADOW:$src2))]
 398 >;
 399
 400 def TEX_SAMPLE_L : R600_TEX <
 401   0x11, "TEX_SAMPLE_L",
 402   [(set R600_Reg128:$dst, (int_AMDGPU_txl R600_Reg128:$src0, imm:$src1, imm:$src2))]
 403 >;
 404
 405 def TEX_SAMPLE_C_L : R600_TEX <
 406   0x19, "TEX_SAMPLE_C_L",
 407   [(set R600_Reg128:$dst, (int_AMDGPU_txl R600_Reg128:$src0, imm:$src1, TEX_SHADOW:$src2))]
 408 >;
 409
 410 def TEX_SAMPLE_LB : R600_TEX <
 411   0x12, "TEX_SAMPLE_LB",
 412   [(set R600_Reg128:$dst, (int_AMDGPU_txb R600_Reg128:$src0, imm:$src1, imm:$src2))]
 413 >;
 414
 415 def TEX_SAMPLE_C_LB : R600_TEX <
 416   0x1A, "TEX_SAMPLE_C_LB",
 417   [(set R600_Reg128:$dst, (int_AMDGPU_txb R600_Reg128:$src0, imm:$src1, TEX_SHADOW:$src2))]
 418 >;
 419
 420 def TEX_SAMPLE_G : R600_TEX <
 421   0x14, "TEX_SAMPLE_G",
 422   [(set R600_Reg128:$dst, (int_AMDGPU_txd R600_Reg128:$src0, imm:$src1, imm:$src2))]
 423 >;
 424
 425 def TEX_SAMPLE_C_G : R600_TEX <
 426   0x1C, "TEX_SAMPLE_C_G",
 427   [(set R600_Reg128:$dst, (int_AMDGPU_txd R600_Reg128:$src0, imm:$src1, TEX_SHADOW:$src2))]
 428 >;
 429
 430 } // End Gen R600_CAYMAN
 431
 432 def KILP : Pat <
 433   (int_AMDGPU_kilp),
 434   (MASK_WRITE (KILLGT (f32 ONE), (f32 ZERO)))
 435 >;
 436
 437 /* Helper classes for common instructions */
 438
 439 class MUL_LIT_Common <bits<32> inst> : R600_3OP <
 440   inst, "MUL_LIT",
 441   []
 442 >;
 443
 444 class MULADD_Common <bits<32> inst> : R600_3OP <
 445   inst, "MULADD",
 446   []> {
 447   let AMDILOp = AMDILInst.MAD_f32;
 448 }
 449
 450 class CNDE_Common <bits<32> inst> : R600_3OP <
 451   inst, "CNDE",
 452   []> {
 453   let AMDILOp = AMDILInst.CMOVLOG_f32;
 454 }
 455
 456 class CNDGT_Common <bits<32> inst> : R600_3OP <
 457   inst, "CNDGT",
 458   []
 459 >;
 460
 461 class CNDGE_Common <bits<32> inst> : R600_3OP <
 462   inst, "CNDGE",
 463   [(set R600_Reg32:$dst, (int_AMDGPU_cndlt R600_Reg32:$src0, R600_Reg32:$src2, R600_Reg32:$src1))]
 464 >;
 465
 466 class DOT4_Common <bits<32> inst> : R600_REDUCTION <
 467   inst,
 468   (ins R600_Reg128:$src0, R600_Reg128:$src1),
 469   "DOT4 $dst $src0, $src1",
 470   [(set R600_Reg32:$dst, (int_AMDGPU_dp4 R600_Reg128:$src0, R600_Reg128:$src1))]
 471 >;
 472
 473 class EXP_IEEE_Common <bits<32> inst> : R600_1OP <
 474   inst, "EXP_IEEE",
 475   []> {
 476   let AMDILOp = AMDILInst.EXP_f32;
 477 }
 478
 479 class FLT_TO_INT_Common <bits<32> inst> : R600_1OP <
 480   inst, "FLT_TO_INT", []> {
 481   let AMDILOp = AMDILInst.FTOI;
 482 }
 483
 484 class INT_TO_FLT_Common <bits<32> inst> : R600_1OP <
 485   inst, "INT_TO_FLT", []> {
 486   let AMDILOp = AMDILInst.ITOF;
 487 }
 488
 489 class LOG_CLAMPED_Common <bits<32> inst> : R600_1OP <
 490   inst, "LOG_CLAMPED",
 491   []
 492 >;
 493
 494 class LOG_IEEE_Common <bits<32> inst> : R600_1OP <
 495   inst, "LOG_IEEE",
 496   []> {
 497   let AMDILOp = AMDILInst.LOG_f32;
 498 }
 499
 500 class LSHL_Common <bits<32> inst> : R600_2OP <
 501   inst, "LSHL $dst, $src0, $src1",
 502   [] >{
 503   let AMDILOp = AMDILInst.SHL_i32;
 504 }
 505
 506 class LSHR_Common <bits<32> inst> : R600_2OP <
 507   inst, "LSHR $dst, $src0, $src1",
 508   [] >{
 509   let AMDILOp = AMDILInst.USHR_i32;
 510 }
 511
 512 class MULHI_INT_Common <bits<32> inst> : R600_2OP <
 513   inst, "MULHI_INT $dst, $src0, $src1",
 514   [] >{
 515   let AMDILOp = AMDILInst.SMULHI_i32;
 516 }
 517
 518 class MULHI_UINT_Common <bits<32> inst> : R600_2OP <
 519         inst, "MULHI $dst, $src0, $src1",
 520         []
 521 >;
 522
 523 class MULLO_INT_Common <bits<32> inst> : R600_2OP <
 524   inst, "MULLO_INT $dst, $src0, $src1",
 525   [] >{
 526   let AMDILOp = AMDILInst.SMUL_i32;
 527 }
 528
 529 class MULLO_UINT_Common <bits<32> inst> : R600_2OP <
 530   inst, "MULLO_UINT $dst, $src0, $src1",
 531   []
 532 >;
 533
 534 class RECIP_CLAMPED_Common <bits<32> inst> : R600_1OP <
 535   inst, "RECIP_CLAMPED",
 536   []
 537 >;
 538
 539 class RECIP_IEEE_Common <bits<32> inst> : R600_1OP <
 540   inst, "RECIP_IEEE",
 541   [(set R600_Reg32:$dst, (int_AMDGPU_rcp R600_Reg32:$src))]> {
 542   let AMDILOp = AMDILInst.RSQ_f32;
 543 }
 544
 545 class RECIP_UINT_Common <bits<32> inst> : R600_1OP <
 546   inst, "RECIP_INT $dst, $src",
 547   []
 548 >;
 549
 550 class RECIPSQRT_CLAMPED_Common <bits<32> inst> : R600_1OP <
 551   inst, "RECIPSQRT_CLAMPED",
 552   [(set R600_Reg32:$dst, (int_AMDGPU_rsq R600_Reg32:$src))]
 553 >;
 554
 555 class RECIPSQRT_IEEE_Common <bits<32> inst> : R600_1OP <
 556   inst, "RECIPSQRT_IEEE",
 557   []
 558 >;
 559
 560 class SIN_Common <bits<32> inst> : R600_1OP <
 561   inst, "SIN",
 562   []>{
 563   let AMDILOp = AMDILInst.SIN_f32;
 564   let Trig = 1;
 565 }
 566
 567 class COS_Common <bits<32> inst> : R600_1OP <
 568   inst, "COS",
 569   []> {
 570   let AMDILOp = AMDILInst.COS_f32;
 571   let Trig = 1;
 572 }
 573
 574 /* Helper patterns for complex intrinsics */
 575 /* -------------------------------------- */
 576
 577 class DIV_Common <InstR600 recip_ieee> : Pat<
 578   (int_AMDGPU_div R600_Reg32:$src0, R600_Reg32:$src1),
 579   (MUL R600_Reg32:$src0, (recip_ieee R600_Reg32:$src1))
 580 >;
 581
 582 class LRP_Common <InstR600 muladd> : Pat <
 583   (int_AMDGPU_lrp R600_Reg32:$src0, R600_Reg32:$src1, R600_Reg32:$src2),
 584   (muladd R600_Reg32:$src0, R600_Reg32:$src1, (MUL (SUB_f32 ONE, R600_Reg32:$src0), R600_Reg32:$src2))
 585 >;
 586
 587 class SSG_Common <InstR600 cndgt, InstR600 cndge> : Pat <
 588   (int_AMDGPU_ssg R600_Reg32:$src),
 589   (cndgt R600_Reg32:$src, (f32 ONE), (cndge R600_Reg32:$src, (f32 ZERO), (f32 NEG_ONE)))
 590 >;
 591
 592 class TGSI_LIT_Z_Common <InstR600 mul_lit, InstR600 log_clamped, InstR600 exp_ieee> : Pat <
 593   (int_TGSI_lit_z R600_Reg32:$src_x, R600_Reg32:$src_y, R600_Reg32:$src_w),
 594   (exp_ieee (mul_lit (log_clamped (MAX R600_Reg32:$src_y, (f32 ZERO))), R600_Reg32:$src_w, R600_Reg32:$src_x))
 595 >;
 596
 597 /* ---------------------- */
 598 /* R600 / R700 Only Instructions */
 599 /* ---------------------- */
 600
 601 let Predicates = [isR600] in {
 602
 603 let Gen = AMDGPUGen.R600 in {
 604
 605   def MUL_LIT_r600 : MUL_LIT_Common<0x0C>;
 606   def MULADD_r600 : MULADD_Common<0x10>;
 607   def CNDE_r600 : CNDE_Common<0x18>;
 608   def CNDGT_r600 : CNDGT_Common<0x19>;
 609   def CNDGE_r600 : CNDGE_Common<0x1A>;
 610   def DOT4_r600 : DOT4_Common<0x50>;
 611   def EXP_IEEE_r600 : EXP_IEEE_Common<0x61>;
 612   def LOG_CLAMPED_r600 : LOG_CLAMPED_Common<0x62>;
 613   def LOG_IEEE_r600 : LOG_IEEE_Common<0x63>;
 614   def RECIP_CLAMPED_r600 : RECIP_CLAMPED_Common<0x64>;
 615   def RECIP_IEEE_r600 : RECIP_IEEE_Common<0x66>;
 616   def RECIPSQRT_CLAMPED_r600 : RECIPSQRT_CLAMPED_Common<0x67>;
 617   def RECIPSQRT_IEEE_r600 : RECIPSQRT_IEEE_Common<0x69>;
 618   def FLT_TO_INT_r600 : FLT_TO_INT_Common<0x6b>;
 619   def INT_TO_FLT_r600 : INT_TO_FLT_Common<0x6c>;
 620   def SIN_r600 : SIN_Common<0x6E>;
 621   def COS_r600 : COS_Common<0x6F>;
 622   def LSHR_r600 : LSHR_Common<0x71>;
 623   def LSHL_r600 : LSHL_Common<0x72>;
 624   def MULLO_INT_r600 : MULLO_INT_Common<0x73>;
 625   def MULHI_INT_r600 : MULHI_INT_Common<0x74>;
 626   def MULLO_UINT_r600 : MULLO_UINT_Common<0x75>;
 627   def MULHI_UINT_r600 : MULHI_UINT_Common<0x76>;
 628   def RECIP_UINT_r600 : RECIP_UINT_Common <0x77>;
 629
 630 } // End AMDGPUGen.R600
 631
 632   def DIV_r600 : DIV_Common<RECIP_IEEE_r600>;
 633   def LRP_r600 : LRP_Common<MULADD_r600>;
 634   def POW_r600 : POW_Common<LOG_IEEE_r600, EXP_IEEE_r600, MUL, GPRF32>;
 635   def SSG_r600 : SSG_Common<CNDGT_r600, CNDGE_r600>;
 636   def TGSI_LIT_Z_r600 : TGSI_LIT_Z_Common<MUL_LIT_r600, LOG_CLAMPED_r600, EXP_IEEE_r600>;
 637
 638 }
 639
 640 /* ----------------- */
 641 /* R700+ Trig helper */
 642 /* ----------------- */
 643
 644 /*
 645 class TRIG_HELPER_r700 <InstR600 trig_inst>: Pat <
 646   (trig_inst R600_Reg32:$src),
 647   (trig_inst (fmul R600_Reg32:$src, (PI))))
 648 >;
 649 */
 650
 651 /* ---------------------- */
 652 /* Evergreen Instructions */
 653 /* ---------------------- */
 654
 655
 656 let Predicates = [isEG] in {
 657
 658 let Gen = AMDGPUGen.EG in {
 659
 660 def RAT_WRITE_CACHELESS_eg :
 661     EG_CF_RAT <0x57, 0x2, (outs), (ins R600_TReg32_X:$rw_gpr,
 662                                    R600_TReg32_X:$index_gpr, i32imm:$rat_id), "">
 663 {
 664 /*
 665   let Inst{3-0}   = RAT_ID;
 666   let Inst{21-15} = RW_GPR;
 667   let Inst{29-23} = INDEX_GPR;
 668   /* Propery of the UAV */
 669   let Inst{31-30} = ELEM_SIZE;
 670 */
 671   let RIM         = 0;
 672   /* XXX: Have a separate instruction for non-indexed writes. */
 673   let TYPE        = 1;
 674   let RW_REL      = 0;
 675   let ELEM_SIZE   = 0;
 676
 677 /*
 678   let ARRAY_SIZE  = 0;
 679   let COMP_MASK   = 1;
 680   let BURST_COUNT = 0;
 681   let VPM         = 0;
 682   let EOP         = 0;
 683   let MARK        = 0;
 684   let BARRIER     = 1;
 685 */
 686 }
 687
 688 def VTX_READ_eg : InstR600ISA < (outs R600_TReg32_X:$dst),
 689                                 (ins R600_TReg32_X:$src, i32imm:$buffer_id),
 690                                 "VTX_READ_eg $dst, $src", []>
 691 {
 692 /*
 693   bits<7> DST_GPR;
 694   bits<7> SRC_GPR;
 695   bits<8> BUFFER_ID;
 696 */
 697   /* If any of these field below need to be calculated at compile time, and
 698    * a ins operand for them and move them to the list of operands above. */
 699
 700   /* XXX: This instruction is manual encoded, so none of these values are used.
 701    */
 702 /*
 703   bits<5> VC_INST          = 0; //VC_INST_FETCH
 704   bits<2> FETCH_TYPE       = 2;
 705   bits<1> FETCH_WHOLE_QUAD = 1;
 706   bits<1> SRC_REL          = 0;
 707   bits<2> SRC_SEL_X        = 0;
 708   bits<6> MEGA_FETCH_COUNT = 4;
 709 */
 710 /*
 711
 712   bits<1> DST_REL          = 0;
 713   bits<3> DST_SEL_X        = 0;
 714   bits<3> DST_SEL_Y        = 7; //Masked
 715   bits<3> DST_SEL_Z        = 7; //Masked
 716   bits<3> DST_SEL_W        = 7; //Masked
 717   bits<1> USE_CONST_FIELDS = 1; //Masked
 718   bits<6> DATA_FORMAT      = 0;
 719   bits<2> NUM_FORMAT_ALL   = 0;
 720   bits<1> FORMAT_COMP_ALL  = 0;
 721   bits<1> SRF_MODE_ALL     = 0;
 722 */
 723
 724 /*
 725   let Inst{4-0}   = VC_INST;
 726   let Inst{6-5}   = FETCH_TYPE;
 727   let Inst{7}     = FETCH_WHOLE_QUAD;
 728   let Inst{15-8}  = BUFFER_ID;
 729   let Inst{22-16} = SRC_GPR;
 730   let Inst{23}    = SRC_REL;
 731   let Inst{25-24} = SRC_SEL_X;
 732   let Inst{31-26} = MEGA_FETCH_COUNT;
 733 */
 734   /* DST_GPR is OK to leave uncommented, because LLVM 3.0 only prevents you
 735    * from statically setting bits > 31.  This field will be set by
 736    * getMachineValueOp which can set bits > 31.
 737    */
 738 //  let Inst{32-38} = DST_GPR;
 739
 740   /* XXX: Uncomment for LLVM 3.1 which supports 64-bit instructions */
 741
 742 /*
 743   let Inst{39}    = DST_REL;
 744   let Inst{40}    = 0; //Reserved
 745   let Inst{43-41} = DST_SEL_X;
 746   let Inst{46-44} = DST_SEL_Y;
 747   let Inst{49-47} = DST_SEL_Z;
 748   let Inst{52-50} = DST_SEL_W;
 749   let Inst{53}    = USE_CONST_FIELDS;
 750   let Inst{59-54} = DATA_FORMAT;
 751   let Inst{61-60} = NUM_FORMAT_ALL;
 752   let Inst{62}    = FORMAT_COMP_ALL;
 753   let Inst{63}    = SRF_MODE_ALL;
 754 */
 755 }
 756
 757
 758
 759 } // End AMDGPUGen.EG
 760 /* XXX: Need to convert PTR to rat_id */
 761 /*
 762 def : Pat <(store_global (f32 R600_Reg32:$value), node:$ptr),
 763            (RAT_WRITE_CACHELESS_eg (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
 764                                                   (f32 R600_Reg32:$value),
 765                                                    sel_x),
 766                                     (f32 ZERO), 0, R600_Reg32:$ptr)>;
 767 */
 768
 769 class VTX_Param_Read_Pattern <ValueType vt> : Pat <
 770     (vt (load_param ADDRParam:$mem)),
 771     (VTX_READ_eg (i32 R600_Reg32:$mem), 0)>;
 772
 773 def : VTX_Param_Read_Pattern <f32>;
 774 def : VTX_Param_Read_Pattern <i32>;
 775
 776 } // End isEG Predicate
 777
 778 /* ------------------------------- */
 779 /* Evergreen / Cayman Instructions */
 780 /* ------------------------------- */
 781
 782 let Predicates = [isEGorCayman] in {
 783
 784 class TRIG_eg <InstR600 trig, Intrinsic intr> : Pat<
 785   (intr R600_Reg32:$src),
 786   (trig (MUL (MOV (LOADCONST_i32 CONST.TWO_PI_INV)), R600_Reg32:$src))
 787 >;
 788
 789 let Gen = AMDGPUGen.EG_CAYMAN in {
 790
 791   def MULADD_eg : MULADD_Common<0x14>;
 792   def LSHR_eg : LSHR_Common<0x16>;
 793   def LSHL_eg : LSHL_Common<0x17>;
 794   def CNDE_eg : CNDE_Common<0x19>;
 795   def CNDGT_eg : CNDGT_Common<0x1A>;
 796   def CNDGE_eg : CNDGE_Common<0x1B>;
 797   def MUL_LIT_eg : MUL_LIT_Common<0x1F>;
 798   def FLT_TO_INT_eg : FLT_TO_INT_Common<0x50>;
 799   def EXP_IEEE_eg : EXP_IEEE_Common<0x81>;
 800   def LOG_CLAMPED_eg : LOG_CLAMPED_Common<0x82>;
 801   def LOG_IEEE_eg : LOG_IEEE_Common<0x83>;
 802   def RECIP_CLAMPED_eg : RECIP_CLAMPED_Common<0x84>;
 803   def RECIP_IEEE_eg : RECIP_IEEE_Common<0x86>;
 804   def RECIPSQRT_CLAMPED_eg : RECIPSQRT_CLAMPED_Common<0x87>;
 805   def RECIPSQRT_IEEE_eg : RECIPSQRT_IEEE_Common<0x89>;
 806   def SIN_eg : SIN_Common<0x8D>;
 807   def COS_eg : COS_Common<0x8E>;
 808   def MULLO_INT_eg : MULLO_INT_Common<0x8F>;
 809   def MULHI_INT_eg : MULHI_INT_Common<0x90>;
 810   def MULLO_UINT_eg : MULLO_UINT_Common<0x91>;
 811   def MULHI_UINT_eg : MULHI_UINT_Common<0x92>;
 812   def RECIP_UINT_eg : RECIP_UINT_Common<0x94>;
 813   def INT_TO_FLT_eg : INT_TO_FLT_Common<0x9B>;
 814   def DOT4_eg : DOT4_Common<0xBE>;
 815
 816 } // End AMDGPUGen.EG_CAYMAN
 817
 818   def DIV_eg : DIV_Common<RECIP_IEEE_eg>;
 819   def LRP_eg : LRP_Common<MULADD_eg>;
 820   def POW_eg : POW_Common<LOG_IEEE_eg, EXP_IEEE_eg, MUL, GPRF32>;
 821   def SSG_eg : SSG_Common<CNDGT_eg, CNDGE_eg>;
 822   def TGSI_LIT_Z_eg : TGSI_LIT_Z_Common<MUL_LIT_eg, LOG_CLAMPED_eg, EXP_IEEE_eg>;
 823
 824   def : TRIG_eg <SIN_eg, int_AMDGPU_sin>;
 825   def : TRIG_eg <COS_eg, int_AMDGPU_cos>;
 826
 827 }
 828
 829 let Predicates = [isCayman] in {
 830
 831 let Gen = AMDGPUGen.CAYMAN in {
 832
 833   /* XXX: I'm not sure if this opcode is correct. */
 834   def RECIP_UINT_cm : RECIP_UINT_Common<0x77>;
 835
 836 } // End AMDGPUGen.CAYMAN
 837
 838 } // End isCayman
 839
 840 /* Other Instructions */
 841
 842 let isCodeGenOnly = 1 in {
 843 /*
 844   def SWIZZLE : AMDGPUShaderInst <
 845     (outs GPRV4F32:$dst),
 846     (ins GPRV4F32:$src0, i32imm:$src1),
 847     "SWIZZLE $dst, $src0, $src1",
 848     [(set GPRV4F32:$dst, (int_AMDGPU_swizzle GPRV4F32:$src0, imm:$src1))]
 849   >;
 850 */
 851
 852   def LAST : AMDGPUShaderInst <
 853     (outs),
 854     (ins),
 855     "LAST",
 856     []
 857   >;
 858
 859   def GET_CHAN : AMDGPUShaderInst <
 860     (outs R600_Reg32:$dst),
 861     (ins R600_Reg128:$src0, i32imm:$src1),
 862     "GET_CHAN $dst, $src0, $src1",
 863     []
 864   >;
 865
 866   def SET_CHAN : AMDGPUShaderInst <
 867     (outs R600_Reg128:$dst),
 868     (ins R600_Reg32:$src0, i32imm:$src1),
 869     "SET_CHAN $dst, $src0, $src1",
 870     []
 871   >;
 872
 873   def MULLIT : AMDGPUShaderInst <
 874     (outs R600_Reg128:$dst),
 875     (ins R600_Reg32:$src0, R600_Reg32:$src1, R600_Reg32:$src2),
 876     "MULLIT $dst, $src0, $src1",
 877     [(set R600_Reg128:$dst, (int_AMDGPU_mullit R600_Reg32:$src0, R600_Reg32:$src1, R600_Reg32:$src2))]
 878   >;
 879
 880 let usesCustomInserter = 1, isPseudo = 1 in {
 881
 882 class R600PreloadInst <string asm, Intrinsic intr> : AMDGPUInst <
 883   (outs R600_TReg32:$dst),
 884   (ins),
 885   asm,
 886   [(set R600_TReg32:$dst, (intr))]
 887 >;
 888
 889 def TGID_X : R600PreloadInst <"TGID_X", int_r600_read_tgid_x>;
 890 def TGID_Y : R600PreloadInst <"TGID_Y", int_r600_read_tgid_y>;
 891 def TGID_Z : R600PreloadInst <"TGID_Z", int_r600_read_tgid_z>;
 892
 893 def TIDIG_X : R600PreloadInst <"TIDIG_X", int_r600_read_tidig_x>;
 894 def TIDIG_Y : R600PreloadInst <"TIDIG_Y", int_r600_read_tidig_y>;
 895 def TIDIG_Z : R600PreloadInst <"TIDIG_Z", int_r600_read_tidig_z>;
 896
 897 def NGROUPS_X : R600PreloadInst <"NGROUPS_X", int_r600_read_ngroups_x>;
 898 def NGROUPS_Y : R600PreloadInst <"NGROUPS_Y", int_r600_read_ngroups_y>;
 899 def NGROUPS_Z : R600PreloadInst <"NGROUPS_Z", int_r600_read_ngroups_z>;
 900
 901 def GLOBAL_SIZE_X : R600PreloadInst <"GLOBAL_SIZE_X",
 902                                      int_r600_read_global_size_x>;
 903 def GLOBAL_SIZE_Y : R600PreloadInst <"GLOBAL_SIZE_Y",
 904                                      int_r600_read_global_size_y>;
 905 def GLOBAL_SIZE_Z : R600PreloadInst <"GLOBAL_SIZE_Z",
 906                                      int_r600_read_global_size_z>;
 907
 908 def LOCAL_SIZE_X : R600PreloadInst <"LOCAL_SIZE_X",
 909                                     int_r600_read_local_size_x>;
 910 def LOCAL_SIZE_Y : R600PreloadInst <"LOCAL_SIZE_Y",
 911                                     int_r600_read_local_size_y>;
 912 def LOCAL_SIZE_Z : R600PreloadInst <"LOCAL_SIZE_Z",
 913                                     int_r600_read_local_size_z>;
 914
 915 } // End usesCustomInserter = 1, isPseudo = 1
 916
 917 } // End isCodeGenOnly = 1
 918
 919
 920
 921 include "R600ShaderPatterns.td"
 922
 923 // We need this pattern to avoid having real registers in PHI nodes.
 924 // For some reason this pattern only works when it comes after the other
 925 // instruction defs.
 926 def : Pat <
 927   (int_R600_load_input imm:$src),
 928   (LOAD_INPUT imm:$src)
 929 >;
 930
 931 } // End isR600toCayman Predicate