1 //===-- SIInstrFormats.td - TODO: Add brief description -------===//
3 // The LLVM Compiler Infrastructure
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
8 //===----------------------------------------------------------------------===//
10 // TODO: Add full description
12 //===----------------------------------------------------------------------===//
15 class VOP3_32 <bits<9> op, string opName, list<dag> pattern>
16 : VOP3 <op, (outs VReg_32:$dst), (ins AllReg_32:$src0, AllReg_32:$src1, AllReg_32:$src2, i32imm:$src3, i32imm:$src4, i32imm:$src5, i32imm:$src6), opName, pattern>;
18 class VOP3_64 <bits<9> op, string opName, list<dag> pattern>
19 : VOP3 <op, (outs VReg_64:$dst), (ins AllReg_64:$src0, AllReg_64:$src1, AllReg_64:$src2, i32imm:$src3, i32imm:$src4, i32imm:$src5, i32imm:$src6), opName, pattern>;
22 class SOP1_32 <bits<8> op, string opName, list<dag> pattern>
23 : SOP1 <op, (outs SReg_32:$dst), (ins SReg_32:$src0), opName, pattern>;
25 class SOP1_64 <bits<8> op, string opName, list<dag> pattern>
26 : SOP1 <op, (outs SReg_64:$dst), (ins SReg_64:$src0), opName, pattern>;
28 class SOP2_32 <bits<7> op, string opName, list<dag> pattern>
29 : SOP2 <op, (outs SReg_32:$dst), (ins SReg_32:$src0, SReg_32:$src1), opName, pattern>;
31 class SOP2_64 <bits<7> op, string opName, list<dag> pattern>
32 : SOP2 <op, (outs SReg_64:$dst), (ins SReg_64:$src0, SReg_64:$src1), opName, pattern>;
34 class VOP1_Helper <bits<8> op, RegisterClass vrc, RegisterClass arc,
35 string opName, list<dag> pattern> :
37 op, (outs vrc:$dst), (ins arc:$src0), opName, pattern
40 multiclass VOP1_32 <bits<8> op, string opName, list<dag> pattern,
41 bits<16> amdil = AMDILInst.NONE> {
43 let AMDILOp = amdil in {
44 def _e32: VOP1_Helper <op, VReg_32, AllReg_32, opName, pattern>;
48 {1, 1, op{6}, op{5}, op{4}, op{3}, op{2}, op{1}, op{0}},
53 multiclass VOP1_64 <bits<8> op, string opName, list<dag> pattern> {
55 def _e32 : VOP1_Helper <op, VReg_64, AllReg_64, opName, pattern>;
58 {1, 1, op{6}, op{5}, op{4}, op{3}, op{2}, op{1}, op{0}},
63 class VOP2_Helper <bits<6> op, RegisterClass vrc, RegisterClass arc,
64 string opName, list<dag> pattern> :
66 op, (outs vrc:$dst), (ins arc:$src0, vrc:$src1), opName, pattern
69 multiclass VOP2_32 <bits<6> op, string opName, list<dag> pattern,
70 bits<16> amdil = AMDILInst.NONE> {
72 let AMDILOp = amdil in {
73 def _e32 : VOP2_Helper <op, VReg_32, AllReg_32, opName, pattern>;
77 {1, 0, 0, op{5}, op{4}, op{3}, op{2}, op{1}, op{0}},
82 multiclass VOP2_64 <bits<6> op, string opName, list<dag> pattern> {
83 def _e32: VOP2_Helper <op, VReg_64, AllReg_64, opName, pattern>;
86 {1, 0, 0, op{5}, op{4}, op{3}, op{2}, op{1}, op{0}},
91 class SOPK_32 <bits<5> op, string opName, list<dag> pattern>
92 : SOPK <op, (outs SReg_32:$dst), (ins i16imm:$src0), opName, pattern>;
94 class SOPK_64 <bits<5> op, string opName, list<dag> pattern>
95 : SOPK <op, (outs SReg_64:$dst), (ins i16imm:$src0), opName, pattern>;
97 class VOPC_Helper <bits<8> op, RegisterClass vrc, RegisterClass arc,
98 string opName, list<dag> pattern> :
100 op, (outs), (ins arc:$src0, vrc:$src1), opName, pattern
103 multiclass VOPC_32 <bits<8> op, string opName, list<dag> pattern> {
105 def _e32 : VOPC_Helper <op, VReg_32, AllReg_32, opName, pattern>;
108 {0, op{7}, op{6}, op{5}, op{4}, op{3}, op{2}, op{1}, op{0}},
113 multiclass VOPC_64 <bits<8> op, string opName, list<dag> pattern> {
115 def _e32 : VOPC_Helper <op, VReg_64, AllReg_64, opName, pattern>;
118 {0, op{7}, op{6}, op{5}, op{4}, op{3}, op{2}, op{1}, op{0}},
123 class SOPC_32 <bits<7> op, string opName, list<dag> pattern>
124 : SOPC <op, (outs CCReg:$dst), (ins SReg_32:$src0, SReg_32:$src1), opName, pattern>;
126 class SOPC_64 <bits<7> op, string opName, list<dag> pattern>
127 : SOPC <op, (outs CCReg:$dst), (ins SReg_64:$src0, SReg_64:$src1), opName, pattern>;