src/mesa/drivers/dri/i965/brw_blorp.c

   1 /*
   2  * Copyright © 2012 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
  21  * IN THE SOFTWARE.
  22  */
  23
  24 #include <errno.h>
  25 #include "intel_batchbuffer.h"
  26 #include "intel_fbo.h"
  27
  28 #include "brw_blorp.h"
  29 #include "brw_compiler.h"
  30 #include "brw_nir.h"
  31 #include "brw_state.h"
  32
  33 #define FILE_DEBUG_FLAG DEBUG_BLORP
  34
  35 void
  36 brw_blorp_surface_info_init(struct brw_context *brw,
  37                             struct brw_blorp_surface_info *info,
  38                             struct intel_mipmap_tree *mt,
  39                             unsigned int level, unsigned int layer,
  40                             mesa_format format, bool is_render_target)
  41 {
  42    /* Layer is a physical layer, so if this is a 2D multisample array texture
  43     * using INTEL_MSAA_LAYOUT_UMS or INTEL_MSAA_LAYOUT_CMS, then it had better
  44     * be a multiple of num_samples.
  45     */
  46    unsigned layer_multiplier = 1;
  47    if (mt->msaa_layout == INTEL_MSAA_LAYOUT_UMS ||
  48        mt->msaa_layout == INTEL_MSAA_LAYOUT_CMS) {
  49       assert(mt->num_samples <= 1 || layer % mt->num_samples == 0);
  50       layer_multiplier = MAX2(mt->num_samples, 1);
  51    }
  52
  53    intel_miptree_check_level_layer(mt, level, layer);
  54
  55    info->mt = mt;
  56
  57    intel_miptree_get_isl_surf(brw, mt, &info->surf);
  58
  59    if (mt->mcs_mt) {
  60       intel_miptree_get_aux_isl_surf(brw, mt, &info->aux_surf,
  61                                      &info->aux_usage);
  62    } else {
  63       info->aux_usage = ISL_AUX_USAGE_NONE;
  64    }
  65
  66    info->view = (struct isl_view) {
  67       .usage = is_render_target ? ISL_SURF_USAGE_RENDER_TARGET_BIT :
  68                                   ISL_SURF_USAGE_TEXTURE_BIT,
  69       .format = ISL_FORMAT_UNSUPPORTED, /* Set later */
  70       .base_level = level,
  71       .levels = 1,
  72       .base_array_layer = layer / layer_multiplier,
  73       .array_len = 1,
  74       .channel_select = {
  75          ISL_CHANNEL_SELECT_RED,
  76          ISL_CHANNEL_SELECT_GREEN,
  77          ISL_CHANNEL_SELECT_BLUE,
  78          ISL_CHANNEL_SELECT_ALPHA,
  79       },
  80    };
  81
  82    info->level = level;
  83    info->layer = layer;
  84    info->width = minify(mt->physical_width0, level - mt->first_level);
  85    info->height = minify(mt->physical_height0, level - mt->first_level);
  86
  87    if (format == MESA_FORMAT_NONE)
  88       format = mt->format;
  89
  90    switch (format) {
  91    case MESA_FORMAT_S_UINT8:
  92       assert(info->surf.tiling == ISL_TILING_W);
  93       /* Prior to Broadwell, we can't render to R8_UINT */
  94       info->view.format = brw->gen >= 8 ? BRW_SURFACEFORMAT_R8_UINT :
  95                                           BRW_SURFACEFORMAT_R8_UNORM;
  96       break;
  97    case MESA_FORMAT_Z24_UNORM_X8_UINT:
  98       /* It would make sense to use BRW_SURFACEFORMAT_R24_UNORM_X8_TYPELESS
  99        * here, but unfortunately it isn't supported as a render target, which
 100        * would prevent us from blitting to 24-bit depth.
 101        *
 102        * The miptree consists of 32 bits per pixel, arranged as 24-bit depth
 103        * values interleaved with 8 "don't care" bits.  Since depth values don't
 104        * require any blending, it doesn't matter how we interpret the bit
 105        * pattern as long as we copy the right amount of data, so just map it
 106        * as 8-bit BGRA.
 107        */
 108       info->view.format = BRW_SURFACEFORMAT_B8G8R8A8_UNORM;
 109       break;
 110    case MESA_FORMAT_Z_FLOAT32:
 111       info->view.format = BRW_SURFACEFORMAT_R32_FLOAT;
 112       break;
 113    case MESA_FORMAT_Z_UNORM16:
 114       info->view.format = BRW_SURFACEFORMAT_R16_UNORM;
 115       break;
 116    default: {
 117       if (is_render_target) {
 118          assert(brw->format_supported_as_render_target[format]);
 119          info->view.format = brw->render_target_format[format];
 120       } else {
 121          info->view.format = brw_format_for_mesa_format(format);
 122       }
 123       break;
 124    }
 125    }
 126
 127    uint32_t x_offset, y_offset;
 128    intel_miptree_get_image_offset(mt, level, layer, &x_offset, &y_offset);
 129
 130    uint8_t bs = isl_format_get_layout(info->view.format)->bpb / 8;
 131    isl_tiling_get_intratile_offset_el(&brw->isl_dev, info->surf.tiling, bs,
 132                                       info->surf.row_pitch, x_offset, y_offset,
 133                                       &info->bo_offset,
 134                                       &info->tile_x_sa, &info->tile_y_sa);
 135 }
 136
 137
 138 void
 139 brw_blorp_params_init(struct brw_blorp_params *params)
 140 {
 141    memset(params, 0, sizeof(*params));
 142    params->hiz_op = GEN6_HIZ_OP_NONE;
 143    params->fast_clear_op = 0;
 144    params->num_draw_buffers = 1;
 145    params->num_layers = 1;
 146 }
 147
 148 void
 149 brw_blorp_init_wm_prog_key(struct brw_wm_prog_key *wm_key)
 150 {
 151    memset(wm_key, 0, sizeof(*wm_key));
 152    wm_key->nr_color_regions = 1;
 153    for (int i = 0; i < MAX_SAMPLERS; i++)
 154       wm_key->tex.swizzles[i] = SWIZZLE_XYZW;
 155 }
 156
 157 static int
 158 nir_uniform_type_size(const struct glsl_type *type)
 159 {
 160    /* Only very basic types are allowed */
 161    assert(glsl_type_is_vector_or_scalar(type));
 162    assert(glsl_get_bit_size(type) == 32);
 163
 164    return glsl_get_vector_elements(type) * 4;
 165 }
 166
 167 const unsigned *
 168 brw_blorp_compile_nir_shader(struct brw_context *brw, struct nir_shader *nir,
 169                              const struct brw_wm_prog_key *wm_key,
 170                              bool use_repclear,
 171                              struct brw_blorp_prog_data *prog_data,
 172                              unsigned *program_size)
 173 {
 174    const struct brw_compiler *compiler = brw->intelScreen->compiler;
 175
 176    void *mem_ctx = ralloc_context(NULL);
 177
 178    /* Calling brw_preprocess_nir and friends is destructive and, if cloning is
 179     * enabled, may end up completely replacing the nir_shader.  Therefore, we
 180     * own it and might as well put it in our context for easy cleanup.
 181     */
 182    ralloc_steal(mem_ctx, nir);
 183    nir->options =
 184       compiler->glsl_compiler_options[MESA_SHADER_FRAGMENT].NirOptions;
 185
 186    struct brw_wm_prog_data wm_prog_data;
 187    memset(&wm_prog_data, 0, sizeof(wm_prog_data));
 188
 189    wm_prog_data.base.nr_params = 0;
 190    wm_prog_data.base.param = NULL;
 191
 192    /* BLORP always just uses the first two binding table entries */
 193    wm_prog_data.binding_table.render_target_start = 0;
 194    wm_prog_data.base.binding_table.texture_start = 1;
 195
 196    nir = brw_preprocess_nir(compiler, nir);
 197    nir_remove_dead_variables(nir, nir_var_shader_in);
 198    nir_shader_gather_info(nir, nir_shader_get_entrypoint(nir)->impl);
 199
 200    /* Uniforms are required to be lowered before going into compile_fs.  For
 201     * BLORP, we'll assume that whoever builds the shader sets the location
 202     * they want so we just need to lower them and figure out how many we have
 203     * in total.
 204     */
 205    nir->num_uniforms = 0;
 206    nir_foreach_variable(var, &nir->uniforms) {
 207       var->data.driver_location = var->data.location;
 208       unsigned end = var->data.location + nir_uniform_type_size(var->type);
 209       nir->num_uniforms = MAX2(nir->num_uniforms, end);
 210    }
 211    nir_lower_io(nir, nir_var_uniform, nir_uniform_type_size);
 212
 213    const unsigned *program =
 214       brw_compile_fs(compiler, brw, mem_ctx, wm_key, &wm_prog_data, nir,
 215                      NULL, -1, -1, false, use_repclear, program_size, NULL);
 216
 217    /* Copy the relavent bits of wm_prog_data over into the blorp prog data */
 218    prog_data->dispatch_8 = wm_prog_data.dispatch_8;
 219    prog_data->dispatch_16 = wm_prog_data.dispatch_16;
 220    prog_data->first_curbe_grf_0 = wm_prog_data.base.dispatch_grf_start_reg;
 221    prog_data->first_curbe_grf_2 = wm_prog_data.dispatch_grf_start_reg_2;
 222    prog_data->ksp_offset_2 = wm_prog_data.prog_offset_2;
 223    prog_data->persample_msaa_dispatch = wm_prog_data.persample_dispatch;
 224    prog_data->flat_inputs = wm_prog_data.flat_inputs;
 225    prog_data->num_varying_inputs = wm_prog_data.num_varying_inputs;
 226    prog_data->inputs_read = nir->info.inputs_read;
 227
 228    assert(wm_prog_data.base.nr_params == 0);
 229
 230    return program;
 231 }
 232
 233 struct surface_state_info {
 234    unsigned num_dwords;
 235    unsigned ss_align; /* Required alignment of RENDER_SURFACE_STATE in bytes */
 236    unsigned reloc_dw;
 237    unsigned aux_reloc_dw;
 238    unsigned tex_mocs;
 239    unsigned rb_mocs;
 240 };
 241
 242 static const struct surface_state_info surface_state_infos[] = {
 243    [6] = {6,  32, 1,  0},
 244    [7] = {8,  32, 1,  6,  GEN7_MOCS_L3, GEN7_MOCS_L3},
 245    [8] = {13, 64, 8,  10, BDW_MOCS_WB,  BDW_MOCS_PTE},
 246    [9] = {16, 64, 8,  10, SKL_MOCS_WB,  SKL_MOCS_PTE},
 247 };
 248
 249 uint32_t
 250 brw_blorp_emit_surface_state(struct brw_context *brw,
 251                              const struct brw_blorp_surface_info *surface,
 252                              uint32_t read_domains, uint32_t write_domain,
 253                              bool is_render_target)
 254 {
 255    const struct surface_state_info ss_info = surface_state_infos[brw->gen];
 256
 257    struct isl_surf surf = surface->surf;
 258
 259    /* Stomp surface dimensions and tiling (if needed) with info from blorp */
 260    surf.dim = ISL_SURF_DIM_2D;
 261    surf.dim_layout = ISL_DIM_LAYOUT_GEN4_2D;
 262    surf.logical_level0_px.width = surface->width;
 263    surf.logical_level0_px.height = surface->height;
 264    surf.logical_level0_px.depth = 1;
 265    surf.logical_level0_px.array_len = 1;
 266    surf.levels = 1;
 267
 268    /* Alignment doesn't matter since we have 1 miplevel and 1 array slice so
 269     * just pick something that works for everybody.
 270     */
 271    surf.image_alignment_el = isl_extent3d(4, 4, 1);
 272
 273    if (brw->gen == 6 && surf.samples > 1) {
 274       /* Since gen6 uses INTEL_MSAA_LAYOUT_IMS, width and height are measured
 275        * in samples.  But SURFACE_STATE wants them in pixels, so we need to
 276        * divide them each by 2.
 277        */
 278       surf.logical_level0_px.width /= 2;
 279       surf.logical_level0_px.height /= 2;
 280    }
 281
 282    if (brw->gen == 6 && surf.image_alignment_el.height > 4) {
 283       /* This can happen on stencil buffers on Sandy Bridge due to the
 284        * single-LOD work-around.  It's fairly harmless as long as we don't
 285        * pass a bogus value into isl_surf_fill_state().
 286        */
 287       surf.image_alignment_el = isl_extent3d(4, 2, 1);
 288    }
 289
 290    union isl_color_value clear_color = { .u32 = { 0, 0, 0, 0 } };
 291
 292    const struct isl_surf *aux_surf = NULL;
 293    uint64_t aux_offset = 0;
 294    if (surface->mt->mcs_mt) {
 295       aux_surf = &surface->aux_surf;
 296       assert(surface->mt->mcs_mt->offset == 0);
 297       aux_offset = surface->mt->mcs_mt->bo->offset64;
 298
 299       /* We only really need a clear color if we also have an auxiliary
 300        * surface.  Without one, it does nothing.
 301        */
 302       clear_color = intel_miptree_get_isl_clear_color(brw, surface->mt);
 303    }
 304
 305    struct isl_view view = {
 306       .format = surface->view.format,
 307       .base_level = 0,
 308       .levels = 1,
 309       .base_array_layer = 0,
 310       .array_len = 1,
 311       .channel_select = {
 312          ISL_CHANNEL_SELECT_RED,
 313          ISL_CHANNEL_SELECT_GREEN,
 314          ISL_CHANNEL_SELECT_BLUE,
 315          ISL_CHANNEL_SELECT_ALPHA,
 316       },
 317       .usage = is_render_target ? ISL_SURF_USAGE_RENDER_TARGET_BIT :
 318                                   ISL_SURF_USAGE_TEXTURE_BIT,
 319    };
 320
 321    uint32_t surf_offset;
 322    uint32_t *dw = brw_state_batch(brw, AUB_TRACE_SURFACE_STATE,
 323                                   ss_info.num_dwords * 4, ss_info.ss_align,
 324                                   &surf_offset);
 325
 326    const uint32_t mocs = is_render_target ? ss_info.rb_mocs : ss_info.tex_mocs;
 327
 328    isl_surf_fill_state(&brw->isl_dev, dw, .surf = &surf, .view = &view,
 329                        .address = surface->mt->bo->offset64 + surface->bo_offset,
 330                        .aux_surf = aux_surf, .aux_usage = surface->aux_usage,
 331                        .aux_address = aux_offset,
 332                        .mocs = mocs, .clear_color = clear_color,
 333                        .x_offset_sa = surface->tile_x_sa,
 334                        .y_offset_sa = surface->tile_y_sa);
 335
 336    /* Emit relocation to surface contents */
 337    drm_intel_bo_emit_reloc(brw->batch.bo,
 338                            surf_offset + ss_info.reloc_dw * 4,
 339                            surface->mt->bo,
 340                            dw[ss_info.reloc_dw] - surface->mt->bo->offset64,
 341                            read_domains, write_domain);
 342
 343    if (aux_surf) {
 344       /* On gen7 and prior, the bottom 12 bits of the MCS base address are
 345        * used to store other information.  This should be ok, however, because
 346        * surface buffer addresses are always 4K page alinged.
 347        */
 348       assert((aux_offset & 0xfff) == 0);
 349       drm_intel_bo_emit_reloc(brw->batch.bo,
 350                               surf_offset + ss_info.aux_reloc_dw * 4,
 351                               surface->mt->mcs_mt->bo,
 352                               dw[ss_info.aux_reloc_dw] & 0xfff,
 353                               read_domains, write_domain);
 354    }
 355
 356    return surf_offset;
 357 }
 358
 359 /**
 360  * Perform a HiZ or depth resolve operation.
 361  *
 362  * For an overview of HiZ ops, see the following sections of the Sandy Bridge
 363  * PRM, Volume 1, Part 2:
 364  *   - 7.5.3.1 Depth Buffer Clear
 365  *   - 7.5.3.2 Depth Buffer Resolve
 366  *   - 7.5.3.3 Hierarchical Depth Buffer Resolve
 367  */
 368 void
 369 intel_hiz_exec(struct brw_context *brw, struct intel_mipmap_tree *mt,
 370                unsigned int level, unsigned int layer, enum gen6_hiz_op op)
 371 {
 372    const char *opname = NULL;
 373
 374    switch (op) {
 375    case GEN6_HIZ_OP_DEPTH_RESOLVE:
 376       opname = "depth resolve";
 377       break;
 378    case GEN6_HIZ_OP_HIZ_RESOLVE:
 379       opname = "hiz ambiguate";
 380       break;
 381    case GEN6_HIZ_OP_DEPTH_CLEAR:
 382       opname = "depth clear";
 383       break;
 384    case GEN6_HIZ_OP_NONE:
 385       opname = "noop?";
 386       break;
 387    }
 388
 389    DBG("%s %s to mt %p level %d layer %d\n",
 390        __func__, opname, mt, level, layer);
 391
 392    if (brw->gen >= 8) {
 393       gen8_hiz_exec(brw, mt, level, layer, op);
 394    } else {
 395       gen6_blorp_hiz_exec(brw, mt, level, layer, op);
 396    }
 397 }
 398
 399 void
 400 brw_blorp_exec(struct brw_context *brw, const struct brw_blorp_params *params)
 401 {
 402    struct gl_context *ctx = &brw->ctx;
 403    const uint32_t estimated_max_batch_usage = brw->gen >= 8 ? 1800 : 1500;
 404    bool check_aperture_failed_once = false;
 405
 406    /* Flush the sampler and render caches.  We definitely need to flush the
 407     * sampler cache so that we get updated contents from the render cache for
 408     * the glBlitFramebuffer() source.  Also, we are sometimes warned in the
 409     * docs to flush the cache between reinterpretations of the same surface
 410     * data with different formats, which blorp does for stencil and depth
 411     * data.
 412     */
 413    brw_emit_mi_flush(brw);
 414
 415    brw_select_pipeline(brw, BRW_RENDER_PIPELINE);
 416
 417 retry:
 418    intel_batchbuffer_require_space(brw, estimated_max_batch_usage, RENDER_RING);
 419    intel_batchbuffer_save_state(brw);
 420    drm_intel_bo *saved_bo = brw->batch.bo;
 421    uint32_t saved_used = USED_BATCH(brw->batch);
 422    uint32_t saved_state_batch_offset = brw->batch.state_batch_offset;
 423
 424    switch (brw->gen) {
 425    case 6:
 426       gen6_blorp_exec(brw, params);
 427       break;
 428    case 7:
 429       gen7_blorp_exec(brw, params);
 430       break;
 431    case 8:
 432    case 9:
 433       gen8_blorp_exec(brw, params);
 434       break;
 435    default:
 436       /* BLORP is not supported before Gen6. */
 437       unreachable("not reached");
 438    }
 439
 440    /* Make sure we didn't wrap the batch unintentionally, and make sure we
 441     * reserved enough space that a wrap will never happen.
 442     */
 443    assert(brw->batch.bo == saved_bo);
 444    assert((USED_BATCH(brw->batch) - saved_used) * 4 +
 445           (saved_state_batch_offset - brw->batch.state_batch_offset) <
 446           estimated_max_batch_usage);
 447    /* Shut up compiler warnings on release build */
 448    (void)saved_bo;
 449    (void)saved_used;
 450    (void)saved_state_batch_offset;
 451
 452    /* Check if the blorp op we just did would make our batch likely to fail to
 453     * map all the BOs into the GPU at batch exec time later.  If so, flush the
 454     * batch and try again with nothing else in the batch.
 455     */
 456    if (dri_bufmgr_check_aperture_space(&brw->batch.bo, 1)) {
 457       if (!check_aperture_failed_once) {
 458          check_aperture_failed_once = true;
 459          intel_batchbuffer_reset_to_saved(brw);
 460          intel_batchbuffer_flush(brw);
 461          goto retry;
 462       } else {
 463          int ret = intel_batchbuffer_flush(brw);
 464          WARN_ONCE(ret == -ENOSPC,
 465                    "i965: blorp emit exceeded available aperture space\n");
 466       }
 467    }
 468
 469    if (unlikely(brw->always_flush_batch))
 470       intel_batchbuffer_flush(brw);
 471
 472    /* We've smashed all state compared to what the normal 3D pipeline
 473     * rendering tracks for GL.
 474     */
 475    brw->ctx.NewDriverState |= BRW_NEW_BLORP;
 476    brw->no_depth_or_stencil = false;
 477    brw->ib.type = -1;
 478
 479    /* Flush the sampler cache so any texturing from the destination is
 480     * coherent.
 481     */
 482    brw_emit_mi_flush(brw);
 483 }
 484
 485 void
 486 gen6_blorp_hiz_exec(struct brw_context *brw, struct intel_mipmap_tree *mt,
 487                     unsigned int level, unsigned int layer, enum gen6_hiz_op op)
 488 {
 489    struct brw_blorp_params params;
 490    brw_blorp_params_init(&params);
 491
 492    params.hiz_op = op;
 493
 494    brw_blorp_surface_info_init(brw, &params.depth, mt, level, layer,
 495                                mt->format, true);
 496
 497    /* Align the rectangle primitive to 8x4 pixels.
 498     *
 499     * During fast depth clears, the emitted rectangle primitive  must be
 500     * aligned to 8x4 pixels.  From the Ivybridge PRM, Vol 2 Part 1 Section
 501     * 11.5.3.1 Depth Buffer Clear (and the matching section in the Sandybridge
 502     * PRM):
 503     *     If Number of Multisamples is NUMSAMPLES_1, the rectangle must be
 504     *     aligned to an 8x4 pixel block relative to the upper left corner
 505     *     of the depth buffer [...]
 506     *
 507     * For hiz resolves, the rectangle must also be 8x4 aligned. Item
 508     * WaHizAmbiguate8x4Aligned from the Haswell workarounds page and the
 509     * Ivybridge simulator require the alignment.
 510     *
 511     * To be safe, let's just align the rect for all hiz operations and all
 512     * hardware generations.
 513     *
 514     * However, for some miptree slices of a Z24 texture, emitting an 8x4
 515     * aligned rectangle that covers the slice may clobber adjacent slices if
 516     * we strictly adhered to the texture alignments specified in the PRM.  The
 517     * Ivybridge PRM, Section "Alignment Unit Size", states that
 518     * SURFACE_STATE.Surface_Horizontal_Alignment should be 4 for Z24 surfaces,
 519     * not 8. But commit 1f112cc increased the alignment from 4 to 8, which
 520     * prevents the clobbering.
 521     */
 522    params.dst.surf.samples = MAX2(mt->num_samples, 1);
 523    if (params.depth.surf.samples > 1) {
 524       params.depth.width = ALIGN(mt->logical_width0, 8);
 525       params.depth.height = ALIGN(mt->logical_height0, 4);
 526    } else {
 527       params.depth.width = ALIGN(params.depth.width, 8);
 528       params.depth.height = ALIGN(params.depth.height, 4);
 529    }
 530
 531    params.x1 = params.depth.width;
 532    params.y1 = params.depth.height;
 533
 534    assert(intel_miptree_level_has_hiz(mt, level));
 535
 536    switch (mt->format) {
 537    case MESA_FORMAT_Z_UNORM16:
 538       params.depth_format = BRW_DEPTHFORMAT_D16_UNORM;
 539       break;
 540    case MESA_FORMAT_Z_FLOAT32:
 541       params.depth_format = BRW_DEPTHFORMAT_D32_FLOAT;
 542       break;
 543    case MESA_FORMAT_Z24_UNORM_X8_UINT:
 544       params.depth_format = BRW_DEPTHFORMAT_D24_UNORM_X8_UINT;
 545       break;
 546    default:
 547       unreachable("not reached");
 548    }
 549
 550    brw_blorp_exec(brw, &params);
 551 }