src/mesa/drivers/dri/i965/gen6_blorp.cpp

   1 /*
   2  * Copyright © 2011 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
  21  * IN THE SOFTWARE.
  22  */
  23
  24 #include <assert.h>
  25
  26 #include "intel_batchbuffer.h"
  27 #include "intel_fbo.h"
  28 #include "intel_mipmap_tree.h"
  29
  30 #include "brw_context.h"
  31 #include "brw_defines.h"
  32 #include "brw_state.h"
  33
  34 #include "brw_blorp.h"
  35 #include "gen6_blorp.h"
  36
  37 /**
  38  * \name Constants for BLORP VBO
  39  * \{
  40  */
  41 #define GEN6_BLORP_NUM_VERTICES 3
  42 #define GEN6_BLORP_NUM_VUE_ELEMS 8
  43 #define GEN6_BLORP_VBO_SIZE (GEN6_BLORP_NUM_VERTICES \
  44                              * GEN6_BLORP_NUM_VUE_ELEMS \
  45                              * sizeof(float))
  46 /** \} */
  47
  48 void
  49 gen6_blorp_emit_batch_head(struct brw_context *brw,
  50                            const brw_blorp_params *params)
  51 {
  52    struct gl_context *ctx = &brw->intel.ctx;
  53    struct intel_context *intel = &brw->intel;
  54
  55    /* To ensure that the batch contains only the resolve, flush the batch
  56     * before beginning and after finishing emitting the resolve packets.
  57     *
  58     * Ideally, we would not need to flush for the resolve op. But, I suspect
  59     * that it's unsafe for CMD_PIPELINE_SELECT to occur multiple times in
  60     * a single batch, and there is no safe way to ensure that other than by
  61     * fencing the resolve with flushes. Ideally, we would just detect if
  62     * a batch is in progress and do the right thing, but that would require
  63     * the ability to *safely* access brw_context::state::dirty::brw
  64     * outside of the brw_upload_state() codepath.
  65     */
  66    intel_flush(ctx);
  67
  68    /* CMD_PIPELINE_SELECT
  69     *
  70     * Select the 3D pipeline, as opposed to the media pipeline.
  71     */
  72    {
  73       BEGIN_BATCH(1);
  74       OUT_BATCH(brw->CMD_PIPELINE_SELECT << 16);
  75       ADVANCE_BATCH();
  76    }
  77 }
  78
  79
  80 /**
  81  * CMD_STATE_BASE_ADDRESS
  82  *
  83  * From the Sandy Bridge PRM, Volume 1, Part 1, Table STATE_BASE_ADDRESS:
  84  *     The following commands must be reissued following any change to the
  85  *     base addresses:
  86  *         3DSTATE_CC_POINTERS
  87  *         3DSTATE_BINDING_TABLE_POINTERS
  88  *         3DSTATE_SAMPLER_STATE_POINTERS
  89  *         3DSTATE_VIEWPORT_STATE_POINTERS
  90  *         MEDIA_STATE_POINTERS
  91  */
  92 void
  93 gen6_blorp_emit_state_base_address(struct brw_context *brw,
  94                                    const brw_blorp_params *params)
  95 {
  96    struct intel_context *intel = &brw->intel;
  97
  98    BEGIN_BATCH(10);
  99    OUT_BATCH(CMD_STATE_BASE_ADDRESS << 16 | (10 - 2));
 100    OUT_BATCH(1); /* GeneralStateBaseAddressModifyEnable */
 101    /* SurfaceStateBaseAddress */
 102    OUT_RELOC(intel->batch.bo, I915_GEM_DOMAIN_SAMPLER, 0, 1);
 103    /* DynamicStateBaseAddress */
 104    OUT_RELOC(intel->batch.bo, (I915_GEM_DOMAIN_RENDER |
 105                                I915_GEM_DOMAIN_INSTRUCTION), 0, 1);
 106    OUT_BATCH(1); /* IndirectObjectBaseAddress */
 107    if (params->use_wm_prog) {
 108       OUT_RELOC(brw->cache.bo, I915_GEM_DOMAIN_INSTRUCTION, 0,
 109                 1); /* Instruction base address: shader kernels */
 110    } else {
 111       OUT_BATCH(1); /* InstructionBaseAddress */
 112    }
 113    OUT_BATCH(1); /* GeneralStateUpperBound */
 114    /* Dynamic state upper bound.  Although the documentation says that
 115     * programming it to zero will cause it to be ignored, that is a lie.
 116     * If this isn't programmed to a real bound, the sampler border color
 117     * pointer is rejected, causing border color to mysteriously fail.
 118     */
 119    OUT_BATCH(0xfffff001);
 120    OUT_BATCH(1); /* IndirectObjectUpperBound*/
 121    OUT_BATCH(1); /* InstructionAccessUpperBound */
 122    ADVANCE_BATCH();
 123 }
 124
 125
 126 void
 127 gen6_blorp_emit_vertices(struct brw_context *brw,
 128                          const brw_blorp_params *params)
 129 {
 130    struct intel_context *intel = &brw->intel;
 131    uint32_t vertex_offset;
 132
 133    /* Setup VBO for the rectangle primitive..
 134     *
 135     * A rectangle primitive (3DPRIM_RECTLIST) consists of only three
 136     * vertices. The vertices reside in screen space with DirectX coordinates
 137     * (that is, (0, 0) is the upper left corner).
 138     *
 139     *   v2 ------ implied
 140     *    |        |
 141     *    |        |
 142     *   v0 ----- v1
 143     *
 144     * Since the VS is disabled, the clipper loads each VUE directly from
 145     * the URB. This is controlled by the 3DSTATE_VERTEX_BUFFERS and
 146     * 3DSTATE_VERTEX_ELEMENTS packets below. The VUE contents are as follows:
 147     *   dw0: Reserved, MBZ.
 148     *   dw1: Render Target Array Index. The HiZ op does not use indexed
 149     *        vertices, so set the dword to 0.
 150     *   dw2: Viewport Index. The HiZ op disables viewport mapping and
 151     *        scissoring, so set the dword to 0.
 152     *   dw3: Point Width: The HiZ op does not emit the POINTLIST primitive, so
 153     *        set the dword to 0.
 154     *   dw4: Vertex Position X.
 155     *   dw5: Vertex Position Y.
 156     *   dw6: Vertex Position Z.
 157     *   dw7: Vertex Position W.
 158     *
 159     * For details, see the Sandybridge PRM, Volume 2, Part 1, Section 1.5.1
 160     * "Vertex URB Entry (VUE) Formats".
 161     */
 162    {
 163       float *vertex_data;
 164
 165       const float vertices[GEN6_BLORP_VBO_SIZE] = {
 166          /* v0 */ 0, 0, 0, 0,     (float) params->x0, (float) params->y1, 0, 1,
 167          /* v1 */ 0, 0, 0, 0,     (float) params->x1, (float) params->y1, 0, 1,
 168          /* v2 */ 0, 0, 0, 0,     (float) params->x0, (float) params->y0, 0, 1,
 169       };
 170
 171       vertex_data = (float *) brw_state_batch(brw, AUB_TRACE_VERTEX_BUFFER,
 172                                               GEN6_BLORP_VBO_SIZE, 32,
 173                                               &vertex_offset);
 174       memcpy(vertex_data, vertices, GEN6_BLORP_VBO_SIZE);
 175    }
 176
 177    /* 3DSTATE_VERTEX_BUFFERS */
 178    {
 179       const int num_buffers = 1;
 180       const int batch_length = 1 + 4 * num_buffers;
 181
 182       uint32_t dw0 = GEN6_VB0_ACCESS_VERTEXDATA |
 183                      (GEN6_BLORP_NUM_VUE_ELEMS * sizeof(float)) << BRW_VB0_PITCH_SHIFT;
 184
 185       if (intel->gen >= 7)
 186          dw0 |= GEN7_VB0_ADDRESS_MODIFYENABLE;
 187
 188       BEGIN_BATCH(batch_length);
 189       OUT_BATCH((_3DSTATE_VERTEX_BUFFERS << 16) | (batch_length - 2));
 190       OUT_BATCH(dw0);
 191       /* start address */
 192       OUT_RELOC(intel->batch.bo, I915_GEM_DOMAIN_VERTEX, 0,
 193                 vertex_offset);
 194       /* end address */
 195       OUT_RELOC(intel->batch.bo, I915_GEM_DOMAIN_VERTEX, 0,
 196                 vertex_offset + GEN6_BLORP_VBO_SIZE - 1);
 197       OUT_BATCH(0);
 198       ADVANCE_BATCH();
 199    }
 200
 201    /* 3DSTATE_VERTEX_ELEMENTS
 202     *
 203     * Fetch dwords 0 - 7 from each VUE. See the comments above where
 204     * the vertex_bo is filled with data.
 205     */
 206    {
 207       const int num_elements = 2;
 208       const int batch_length = 1 + 2 * num_elements;
 209
 210       BEGIN_BATCH(batch_length);
 211       OUT_BATCH((_3DSTATE_VERTEX_ELEMENTS << 16) | (batch_length - 2));
 212       /* Element 0 */
 213       OUT_BATCH(GEN6_VE0_VALID |
 214                 BRW_SURFACEFORMAT_R32G32B32A32_FLOAT << BRW_VE0_FORMAT_SHIFT |
 215                 0 << BRW_VE0_SRC_OFFSET_SHIFT);
 216       OUT_BATCH(BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_0_SHIFT |
 217                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_1_SHIFT |
 218                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_2_SHIFT |
 219                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_3_SHIFT);
 220       /* Element 1 */
 221       OUT_BATCH(GEN6_VE0_VALID |
 222                 BRW_SURFACEFORMAT_R32G32B32A32_FLOAT << BRW_VE0_FORMAT_SHIFT |
 223                 16 << BRW_VE0_SRC_OFFSET_SHIFT);
 224       OUT_BATCH(BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_0_SHIFT |
 225                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_1_SHIFT |
 226                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_2_SHIFT |
 227                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_3_SHIFT);
 228       ADVANCE_BATCH();
 229    }
 230 }
 231
 232
 233 /* 3DSTATE_URB
 234  *
 235  * Assign the entire URB to the VS. Even though the VS disabled, URB space
 236  * is still needed because the clipper loads the VUE's from the URB. From
 237  * the Sandybridge PRM, Volume 2, Part 1, Section 3DSTATE,
 238  * Dword 1.15:0 "VS Number of URB Entries":
 239  *     This field is always used (even if VS Function Enable is DISABLED).
 240  *
 241  * The warning below appears in the PRM (Section 3DSTATE_URB), but we can
 242  * safely ignore it because this batch contains only one draw call.
 243  *     Because of URB corruption caused by allocating a previous GS unit
 244  *     URB entry to the VS unit, software is required to send a “GS NULL
 245  *     Fence” (Send URB fence with VS URB size == 1 and GS URB size == 0)
 246  *     plus a dummy DRAW call before any case where VS will be taking over
 247  *     GS URB space.
 248  */
 249 static void
 250 gen6_blorp_emit_urb_config(struct brw_context *brw,
 251                            const brw_blorp_params *params)
 252 {
 253    struct intel_context *intel = &brw->intel;
 254
 255    BEGIN_BATCH(3);
 256    OUT_BATCH(_3DSTATE_URB << 16 | (3 - 2));
 257    OUT_BATCH(brw->urb.max_vs_entries << GEN6_URB_VS_ENTRIES_SHIFT);
 258    OUT_BATCH(0);
 259    ADVANCE_BATCH();
 260 }
 261
 262
 263 /* BLEND_STATE */
 264 uint32_t
 265 gen6_blorp_emit_blend_state(struct brw_context *brw,
 266                             const brw_blorp_params *params)
 267 {
 268    uint32_t cc_blend_state_offset;
 269
 270    struct gen6_blend_state *blend = (struct gen6_blend_state *)
 271       brw_state_batch(brw, AUB_TRACE_BLEND_STATE,
 272                       sizeof(struct gen6_blend_state), 64,
 273                       &cc_blend_state_offset);
 274
 275    memset(blend, 0, sizeof(*blend));
 276
 277    blend->blend1.pre_blend_clamp_enable = 1;
 278    blend->blend1.post_blend_clamp_enable = 1;
 279    blend->blend1.clamp_range = BRW_RENDERTARGET_CLAMPRANGE_FORMAT;
 280
 281    blend->blend1.write_disable_r = false;
 282    blend->blend1.write_disable_g = false;
 283    blend->blend1.write_disable_b = false;
 284    blend->blend1.write_disable_a = false;
 285
 286    /* When blitting from an XRGB source to a ARGB destination, we need to
 287     * interpret the missing channel as 1.0.  Blending can do that for us:
 288     * we simply use the RGB values from the fragment shader ("source RGB"),
 289     * but smash the alpha channel to 1.
 290     */
 291    if (_mesa_get_format_bits(params->dst.mt->format, GL_ALPHA_BITS) > 0 &&
 292        _mesa_get_format_bits(params->src.mt->format, GL_ALPHA_BITS) == 0) {
 293       blend->blend0.blend_enable = 1;
 294       blend->blend0.ia_blend_enable = 1;
 295
 296       blend->blend0.blend_func = BRW_BLENDFUNCTION_ADD;
 297       blend->blend0.ia_blend_func = BRW_BLENDFUNCTION_ADD;
 298
 299       blend->blend0.source_blend_factor = BRW_BLENDFACTOR_SRC_COLOR;
 300       blend->blend0.dest_blend_factor = BRW_BLENDFACTOR_ZERO;
 301       blend->blend0.ia_source_blend_factor = BRW_BLENDFACTOR_ONE;
 302       blend->blend0.ia_dest_blend_factor = BRW_BLENDFACTOR_ZERO;
 303    }
 304
 305    return cc_blend_state_offset;
 306 }
 307
 308
 309 /* CC_STATE */
 310 uint32_t
 311 gen6_blorp_emit_cc_state(struct brw_context *brw,
 312                          const brw_blorp_params *params)
 313 {
 314    uint32_t cc_state_offset;
 315
 316    struct gen6_color_calc_state *cc = (struct gen6_color_calc_state *)
 317       brw_state_batch(brw, AUB_TRACE_CC_STATE,
 318                       sizeof(gen6_color_calc_state), 64,
 319                       &cc_state_offset);
 320    memset(cc, 0, sizeof(*cc));
 321
 322    return cc_state_offset;
 323 }
 324
 325
 326 /**
 327  * \param out_offset is relative to
 328  *        CMD_STATE_BASE_ADDRESS.DynamicStateBaseAddress.
 329  */
 330 uint32_t
 331 gen6_blorp_emit_depth_stencil_state(struct brw_context *brw,
 332                                     const brw_blorp_params *params)
 333 {
 334    uint32_t depthstencil_offset;
 335
 336    struct gen6_depth_stencil_state *state;
 337    state = (struct gen6_depth_stencil_state *)
 338       brw_state_batch(brw, AUB_TRACE_DEPTH_STENCIL_STATE,
 339                       sizeof(*state), 64,
 340                       &depthstencil_offset);
 341    memset(state, 0, sizeof(*state));
 342
 343    /* See the following sections of the Sandy Bridge PRM, Volume 1, Part2:
 344     *   - 7.5.3.1 Depth Buffer Clear
 345     *   - 7.5.3.2 Depth Buffer Resolve
 346     *   - 7.5.3.3 Hierarchical Depth Buffer Resolve
 347     */
 348    state->ds2.depth_write_enable = 1;
 349    if (params->hiz_op == GEN6_HIZ_OP_DEPTH_RESOLVE) {
 350       state->ds2.depth_test_enable = 1;
 351       state->ds2.depth_test_func = COMPAREFUNC_NEVER;
 352    }
 353
 354    return depthstencil_offset;
 355 }
 356
 357
 358 /* 3DSTATE_CC_STATE_POINTERS
 359  *
 360  * The pointer offsets are relative to
 361  * CMD_STATE_BASE_ADDRESS.DynamicStateBaseAddress.
 362  *
 363  * The HiZ op doesn't use BLEND_STATE or COLOR_CALC_STATE.
 364  */
 365 static void
 366 gen6_blorp_emit_cc_state_pointers(struct brw_context *brw,
 367                                   const brw_blorp_params *params,
 368                                   uint32_t cc_blend_state_offset,
 369                                   uint32_t depthstencil_offset,
 370                                   uint32_t cc_state_offset)
 371 {
 372    struct intel_context *intel = &brw->intel;
 373
 374    BEGIN_BATCH(4);
 375    OUT_BATCH(_3DSTATE_CC_STATE_POINTERS << 16 | (4 - 2));
 376    OUT_BATCH(cc_blend_state_offset | 1); /* BLEND_STATE offset */
 377    OUT_BATCH(depthstencil_offset | 1); /* DEPTH_STENCIL_STATE offset */
 378    OUT_BATCH(cc_state_offset | 1); /* COLOR_CALC_STATE offset */
 379    ADVANCE_BATCH();
 380 }
 381
 382
 383 /* WM push constants */
 384 uint32_t
 385 gen6_blorp_emit_wm_constants(struct brw_context *brw,
 386                              const brw_blorp_params *params)
 387 {
 388    uint32_t wm_push_const_offset;
 389
 390    void *constants = brw_state_batch(brw, AUB_TRACE_WM_CONSTANTS,
 391                                      sizeof(params->wm_push_consts),
 392                                      32, &wm_push_const_offset);
 393    memcpy(constants, &params->wm_push_consts,
 394           sizeof(params->wm_push_consts));
 395
 396    return wm_push_const_offset;
 397 }
 398
 399
 400 /* SURFACE_STATE for renderbuffer or texture surface (see
 401  * brw_update_renderbuffer_surface and brw_update_texture_surface)
 402  */
 403 static uint32_t
 404 gen6_blorp_emit_surface_state(struct brw_context *brw,
 405                               const brw_blorp_params *params,
 406                               const brw_blorp_surface_info *surface,
 407                               uint32_t read_domains, uint32_t write_domain)
 408 {
 409    uint32_t wm_surf_offset;
 410    uint32_t width = surface->width;
 411    uint32_t height = surface->height;
 412    if (surface->num_samples > 1) {
 413       /* Since gen6 uses INTEL_MSAA_LAYOUT_IMS, width and height are measured
 414        * in samples.  But SURFACE_STATE wants them in pixels, so we need to
 415        * divide them each by 2.
 416        */
 417       width /= 2;
 418       height /= 2;
 419    }
 420    struct intel_region *region = surface->mt->region;
 421    uint32_t tile_x, tile_y;
 422
 423    uint32_t *surf = (uint32_t *)
 424       brw_state_batch(brw, AUB_TRACE_SURFACE_STATE, 6 * 4, 32,
 425                       &wm_surf_offset);
 426
 427    surf[0] = (BRW_SURFACE_2D << BRW_SURFACE_TYPE_SHIFT |
 428               BRW_SURFACE_MIPMAPLAYOUT_BELOW << BRW_SURFACE_MIPLAYOUT_SHIFT |
 429               BRW_SURFACE_CUBEFACE_ENABLES |
 430               surface->brw_surfaceformat << BRW_SURFACE_FORMAT_SHIFT);
 431
 432    /* reloc */
 433    surf[1] = (surface->compute_tile_offsets(&tile_x, &tile_y) +
 434               region->bo->offset);
 435
 436    surf[2] = (0 << BRW_SURFACE_LOD_SHIFT |
 437               (width - 1) << BRW_SURFACE_WIDTH_SHIFT |
 438               (height - 1) << BRW_SURFACE_HEIGHT_SHIFT);
 439
 440    uint32_t tiling = surface->map_stencil_as_y_tiled
 441       ? BRW_SURFACE_TILED | BRW_SURFACE_TILED_Y
 442       : brw_get_surface_tiling_bits(region->tiling);
 443    uint32_t pitch_bytes = region->pitch;
 444    if (surface->map_stencil_as_y_tiled)
 445       pitch_bytes *= 2;
 446    surf[3] = (tiling |
 447               0 << BRW_SURFACE_DEPTH_SHIFT |
 448               (pitch_bytes - 1) << BRW_SURFACE_PITCH_SHIFT);
 449
 450    surf[4] = brw_get_surface_num_multisamples(surface->num_samples);
 451
 452    /* Note that the low bits of these fields are missing, so
 453     * there's the possibility of getting in trouble.
 454     */
 455    assert(tile_x % 4 == 0);
 456    assert(tile_y % 2 == 0);
 457    surf[5] = ((tile_x / 4) << BRW_SURFACE_X_OFFSET_SHIFT |
 458               (tile_y / 2) << BRW_SURFACE_Y_OFFSET_SHIFT |
 459               (surface->mt->align_h == 4 ?
 460                BRW_SURFACE_VERTICAL_ALIGN_ENABLE : 0));
 461
 462    /* Emit relocation to surface contents */
 463    drm_intel_bo_emit_reloc(brw->intel.batch.bo,
 464                            wm_surf_offset + 4,
 465                            region->bo,
 466                            surf[1] - region->bo->offset,
 467                            read_domains, write_domain);
 468
 469    return wm_surf_offset;
 470 }
 471
 472
 473 /* BINDING_TABLE.  See brw_wm_binding_table(). */
 474 uint32_t
 475 gen6_blorp_emit_binding_table(struct brw_context *brw,
 476                               const brw_blorp_params *params,
 477                               uint32_t wm_surf_offset_renderbuffer,
 478                               uint32_t wm_surf_offset_texture)
 479 {
 480    uint32_t wm_bind_bo_offset;
 481    uint32_t *bind = (uint32_t *)
 482       brw_state_batch(brw, AUB_TRACE_BINDING_TABLE,
 483                       sizeof(uint32_t) *
 484                       BRW_BLORP_NUM_BINDING_TABLE_ENTRIES,
 485                       32, /* alignment */
 486                       &wm_bind_bo_offset);
 487    bind[BRW_BLORP_RENDERBUFFER_BINDING_TABLE_INDEX] =
 488       wm_surf_offset_renderbuffer;
 489    bind[BRW_BLORP_TEXTURE_BINDING_TABLE_INDEX] = wm_surf_offset_texture;
 490
 491    return wm_bind_bo_offset;
 492 }
 493
 494
 495 /**
 496  * SAMPLER_STATE.  See brw_update_sampler_state().
 497  */
 498 static uint32_t
 499 gen6_blorp_emit_sampler_state(struct brw_context *brw,
 500                               const brw_blorp_params *params)
 501 {
 502    uint32_t sampler_offset;
 503
 504    struct brw_sampler_state *sampler = (struct brw_sampler_state *)
 505       brw_state_batch(brw, AUB_TRACE_SAMPLER_STATE,
 506                       sizeof(struct brw_sampler_state),
 507                       32, &sampler_offset);
 508    memset(sampler, 0, sizeof(*sampler));
 509
 510    sampler->ss0.min_filter = BRW_MAPFILTER_LINEAR;
 511    sampler->ss0.mip_filter = BRW_MIPFILTER_NONE;
 512    sampler->ss0.mag_filter = BRW_MAPFILTER_LINEAR;
 513
 514    sampler->ss1.r_wrap_mode = BRW_TEXCOORDMODE_CLAMP;
 515    sampler->ss1.s_wrap_mode = BRW_TEXCOORDMODE_CLAMP;
 516    sampler->ss1.t_wrap_mode = BRW_TEXCOORDMODE_CLAMP;
 517
 518    sampler->ss0.min_mag_neq = 1;
 519
 520    /* Set LOD bias:
 521     */
 522    sampler->ss0.lod_bias = 0;
 523
 524    sampler->ss0.lod_preclamp = 1; /* OpenGL mode */
 525    sampler->ss0.default_color_mode = 0; /* OpenGL/DX10 mode */
 526
 527    /* Set BaseMipLevel, MaxLOD, MinLOD:
 528     *
 529     * XXX: I don't think that using firstLevel, lastLevel works,
 530     * because we always setup the surface state as if firstLevel ==
 531     * level zero.  Probably have to subtract firstLevel from each of
 532     * these:
 533     */
 534    sampler->ss0.base_level = U_FIXED(0, 1);
 535
 536    sampler->ss1.max_lod = U_FIXED(0, 6);
 537    sampler->ss1.min_lod = U_FIXED(0, 6);
 538
 539    sampler->ss3.non_normalized_coord = 1;
 540
 541    sampler->ss3.address_round |= BRW_ADDRESS_ROUNDING_ENABLE_U_MIN |
 542       BRW_ADDRESS_ROUNDING_ENABLE_V_MIN |
 543       BRW_ADDRESS_ROUNDING_ENABLE_R_MIN;
 544    sampler->ss3.address_round |= BRW_ADDRESS_ROUNDING_ENABLE_U_MAG |
 545       BRW_ADDRESS_ROUNDING_ENABLE_V_MAG |
 546       BRW_ADDRESS_ROUNDING_ENABLE_R_MAG;
 547
 548    return sampler_offset;
 549 }
 550
 551
 552 /**
 553  * 3DSTATE_SAMPLER_STATE_POINTERS.  See upload_sampler_state_pointers().
 554  */
 555 static void
 556 gen6_blorp_emit_sampler_state_pointers(struct brw_context *brw,
 557                                        const brw_blorp_params *params,
 558                                        uint32_t sampler_offset)
 559 {
 560    struct intel_context *intel = &brw->intel;
 561
 562    BEGIN_BATCH(4);
 563    OUT_BATCH(_3DSTATE_SAMPLER_STATE_POINTERS << 16 |
 564              VS_SAMPLER_STATE_CHANGE |
 565              GS_SAMPLER_STATE_CHANGE |
 566              PS_SAMPLER_STATE_CHANGE |
 567              (4 - 2));
 568    OUT_BATCH(0); /* VS */
 569    OUT_BATCH(0); /* GS */
 570    OUT_BATCH(sampler_offset);
 571    ADVANCE_BATCH();
 572 }
 573
 574
 575 /* 3DSTATE_VS
 576  *
 577  * Disable vertex shader.
 578  */
 579 void
 580 gen6_blorp_emit_vs_disable(struct brw_context *brw,
 581                            const brw_blorp_params *params)
 582 {
 583    struct intel_context *intel = &brw->intel;
 584
 585    if (intel->gen == 6) {
 586       /* From the BSpec, Volume 2a, Part 3 "Vertex Shader", Section
 587        * 3DSTATE_VS, Dword 5.0 "VS Function Enable":
 588        *
 589        *   [DevSNB] A pipeline flush must be programmed prior to a
 590        *   3DSTATE_VS command that causes the VS Function Enable to
 591        *   toggle. Pipeline flush can be executed by sending a PIPE_CONTROL
 592        *   command with CS stall bit set and a post sync operation.
 593        */
 594       intel_emit_post_sync_nonzero_flush(intel);
 595    }
 596
 597    BEGIN_BATCH(6);
 598    OUT_BATCH(_3DSTATE_VS << 16 | (6 - 2));
 599    OUT_BATCH(0);
 600    OUT_BATCH(0);
 601    OUT_BATCH(0);
 602    OUT_BATCH(0);
 603    OUT_BATCH(0);
 604    ADVANCE_BATCH();
 605 }
 606
 607
 608 /* 3DSTATE_GS
 609  *
 610  * Disable the geometry shader.
 611  */
 612 void
 613 gen6_blorp_emit_gs_disable(struct brw_context *brw,
 614                            const brw_blorp_params *params)
 615 {
 616    struct intel_context *intel = &brw->intel;
 617
 618    BEGIN_BATCH(7);
 619    OUT_BATCH(_3DSTATE_GS << 16 | (7 - 2));
 620    OUT_BATCH(0);
 621    OUT_BATCH(0);
 622    OUT_BATCH(0);
 623    OUT_BATCH(0);
 624    OUT_BATCH(0);
 625    OUT_BATCH(0);
 626    ADVANCE_BATCH();
 627 }
 628
 629
 630 /* 3DSTATE_CLIP
 631  *
 632  * Disable the clipper.
 633  *
 634  * The BLORP op emits a rectangle primitive, which requires clipping to
 635  * be disabled. From page 10 of the Sandy Bridge PRM Volume 2 Part 1
 636  * Section 1.3 "3D Primitives Overview":
 637  *    RECTLIST:
 638  *    Either the CLIP unit should be DISABLED, or the CLIP unit's Clip
 639  *    Mode should be set to a value other than CLIPMODE_NORMAL.
 640  *
 641  * Also disable perspective divide. This doesn't change the clipper's
 642  * output, but does spare a few electrons.
 643  */
 644 void
 645 gen6_blorp_emit_clip_disable(struct brw_context *brw,
 646                              const brw_blorp_params *params)
 647 {
 648    struct intel_context *intel = &brw->intel;
 649
 650    BEGIN_BATCH(4);
 651    OUT_BATCH(_3DSTATE_CLIP << 16 | (4 - 2));
 652    OUT_BATCH(0);
 653    OUT_BATCH(GEN6_CLIP_PERSPECTIVE_DIVIDE_DISABLE);
 654    OUT_BATCH(0);
 655    ADVANCE_BATCH();
 656 }
 657
 658
 659 /* 3DSTATE_SF
 660  *
 661  * Disable ViewportTransformEnable (dw2.1)
 662  *
 663  * From the SandyBridge PRM, Volume 2, Part 1, Section 1.3, "3D
 664  * Primitives Overview":
 665  *     RECTLIST: Viewport Mapping must be DISABLED (as is typical with the
 666  *     use of screen- space coordinates).
 667  *
 668  * A solid rectangle must be rendered, so set FrontFaceFillMode (dw2.4:3)
 669  * and BackFaceFillMode (dw2.5:6) to SOLID(0).
 670  *
 671  * From the Sandy Bridge PRM, Volume 2, Part 1, Section
 672  * 6.4.1.1 3DSTATE_SF, Field FrontFaceFillMode:
 673  *     SOLID: Any triangle or rectangle object found to be front-facing
 674  *     is rendered as a solid object. This setting is required when
 675  *     (rendering rectangle (RECTLIST) objects.
 676  */
 677 static void
 678 gen6_blorp_emit_sf_config(struct brw_context *brw,
 679                           const brw_blorp_params *params)
 680 {
 681    struct intel_context *intel = &brw->intel;
 682
 683    BEGIN_BATCH(20);
 684    OUT_BATCH(_3DSTATE_SF << 16 | (20 - 2));
 685    OUT_BATCH((1 - 1) << GEN6_SF_NUM_OUTPUTS_SHIFT | /* only position */
 686              1 << GEN6_SF_URB_ENTRY_READ_LENGTH_SHIFT |
 687              0 << GEN6_SF_URB_ENTRY_READ_OFFSET_SHIFT);
 688    OUT_BATCH(0); /* dw2 */
 689    OUT_BATCH(params->num_samples > 1 ? GEN6_SF_MSRAST_ON_PATTERN : 0);
 690    for (int i = 0; i < 16; ++i)
 691       OUT_BATCH(0);
 692    ADVANCE_BATCH();
 693 }
 694
 695
 696 /**
 697  * Enable or disable thread dispatch and set the HiZ op appropriately.
 698  */
 699 static void
 700 gen6_blorp_emit_wm_config(struct brw_context *brw,
 701                           const brw_blorp_params *params,
 702                           uint32_t prog_offset,
 703                           brw_blorp_prog_data *prog_data)
 704 {
 705    struct intel_context *intel = &brw->intel;
 706    uint32_t dw2, dw4, dw5, dw6;
 707
 708    /* Even when thread dispatch is disabled, max threads (dw5.25:31) must be
 709     * nonzero to prevent the GPU from hanging. See the valid ranges in the
 710     * BSpec, Volume 2a.11 Windower, Section 3DSTATE_WM, Dword 5.25:31
 711     * "Maximum Number Of Threads".
 712     *
 713     * To be safe (and to minimize extraneous code) we go ahead and fully
 714     * configure the WM state whether or not there is a WM program.
 715     */
 716
 717    dw2 = dw4 = dw5 = dw6 = 0;
 718    switch (params->hiz_op) {
 719    case GEN6_HIZ_OP_DEPTH_CLEAR:
 720       dw4 |= GEN6_WM_DEPTH_CLEAR;
 721       break;
 722    case GEN6_HIZ_OP_DEPTH_RESOLVE:
 723       dw4 |= GEN6_WM_DEPTH_RESOLVE;
 724       break;
 725    case GEN6_HIZ_OP_HIZ_RESOLVE:
 726       dw4 |= GEN6_WM_HIERARCHICAL_DEPTH_RESOLVE;
 727       break;
 728    case GEN6_HIZ_OP_NONE:
 729       break;
 730    default:
 731       assert(0);
 732       break;
 733    }
 734    dw4 |= GEN6_WM_STATISTICS_ENABLE;
 735    dw5 |= GEN6_WM_LINE_AA_WIDTH_1_0;
 736    dw5 |= GEN6_WM_LINE_END_CAP_AA_WIDTH_0_5;
 737    dw5 |= (brw->max_wm_threads - 1) << GEN6_WM_MAX_THREADS_SHIFT;
 738    dw6 |= 0 << GEN6_WM_BARYCENTRIC_INTERPOLATION_MODE_SHIFT; /* No interp */
 739    dw6 |= 0 << GEN6_WM_NUM_SF_OUTPUTS_SHIFT; /* No inputs from SF */
 740    if (params->use_wm_prog) {
 741       dw2 |= 1 << GEN6_WM_SAMPLER_COUNT_SHIFT; /* Up to 4 samplers */
 742       dw4 |= prog_data->first_curbe_grf << GEN6_WM_DISPATCH_START_GRF_SHIFT_0;
 743       dw5 |= GEN6_WM_16_DISPATCH_ENABLE;
 744       dw5 |= GEN6_WM_KILL_ENABLE; /* TODO: temporarily smash on */
 745       dw5 |= GEN6_WM_DISPATCH_ENABLE; /* We are rendering */
 746    }
 747
 748    if (params->num_samples > 1) {
 749       dw6 |= GEN6_WM_MSRAST_ON_PATTERN;
 750       if (prog_data && prog_data->persample_msaa_dispatch)
 751          dw6 |= GEN6_WM_MSDISPMODE_PERSAMPLE;
 752       else
 753          dw6 |= GEN6_WM_MSDISPMODE_PERPIXEL;
 754    } else {
 755       dw6 |= GEN6_WM_MSRAST_OFF_PIXEL;
 756       dw6 |= GEN6_WM_MSDISPMODE_PERSAMPLE;
 757    }
 758
 759    BEGIN_BATCH(9);
 760    OUT_BATCH(_3DSTATE_WM << 16 | (9 - 2));
 761    OUT_BATCH(params->use_wm_prog ? prog_offset : 0);
 762    OUT_BATCH(dw2);
 763    OUT_BATCH(0); /* No scratch needed */
 764    OUT_BATCH(dw4);
 765    OUT_BATCH(dw5);
 766    OUT_BATCH(dw6);
 767    OUT_BATCH(0); /* No other programs */
 768    OUT_BATCH(0); /* No other programs */
 769    ADVANCE_BATCH();
 770 }
 771
 772
 773 static void
 774 gen6_blorp_emit_constant_ps(struct brw_context *brw,
 775                             const brw_blorp_params *params,
 776                             uint32_t wm_push_const_offset)
 777 {
 778    struct intel_context *intel = &brw->intel;
 779
 780    /* Make sure the push constants fill an exact integer number of
 781     * registers.
 782     */
 783    assert(sizeof(brw_blorp_wm_push_constants) % 32 == 0);
 784
 785    /* There must be at least one register worth of push constant data. */
 786    assert(BRW_BLORP_NUM_PUSH_CONST_REGS > 0);
 787
 788    /* Enable push constant buffer 0. */
 789    BEGIN_BATCH(5);
 790    OUT_BATCH(_3DSTATE_CONSTANT_PS << 16 |
 791              GEN6_CONSTANT_BUFFER_0_ENABLE |
 792              (5 - 2));
 793    OUT_BATCH(wm_push_const_offset + (BRW_BLORP_NUM_PUSH_CONST_REGS - 1));
 794    OUT_BATCH(0);
 795    OUT_BATCH(0);
 796    OUT_BATCH(0);
 797    ADVANCE_BATCH();
 798 }
 799
 800
 801 /**
 802  * 3DSTATE_BINDING_TABLE_POINTERS
 803  */
 804 static void
 805 gen6_blorp_emit_binding_table_pointers(struct brw_context *brw,
 806                                        const brw_blorp_params *params,
 807                                        uint32_t wm_bind_bo_offset)
 808 {
 809    struct intel_context *intel = &brw->intel;
 810
 811    BEGIN_BATCH(4);
 812    OUT_BATCH(_3DSTATE_BINDING_TABLE_POINTERS << 16 |
 813              GEN6_BINDING_TABLE_MODIFY_PS |
 814              (4 - 2));
 815    OUT_BATCH(0); /* vs -- ignored */
 816    OUT_BATCH(0); /* gs -- ignored */
 817    OUT_BATCH(wm_bind_bo_offset); /* wm/ps */
 818    ADVANCE_BATCH();
 819 }
 820
 821
 822 static void
 823 gen6_blorp_emit_depth_stencil_config(struct brw_context *brw,
 824                                      const brw_blorp_params *params)
 825 {
 826    struct intel_context *intel = &brw->intel;
 827    uint32_t draw_x = params->depth.x_offset;
 828    uint32_t draw_y = params->depth.y_offset;
 829    uint32_t tile_mask_x, tile_mask_y;
 830
 831    brw_get_depthstencil_tile_masks(params->depth.mt, NULL,
 832                                    &tile_mask_x, &tile_mask_y);
 833
 834    /* 3DSTATE_DEPTH_BUFFER */
 835    {
 836       uint32_t tile_x = draw_x & tile_mask_x;
 837       uint32_t tile_y = draw_y & tile_mask_y;
 838       uint32_t offset =
 839          intel_region_get_aligned_offset(params->depth.mt->region,
 840                                          draw_x & ~tile_mask_x,
 841                                          draw_y & ~tile_mask_y, false);
 842
 843       /* According to the Sandy Bridge PRM, volume 2 part 1, pp326-327
 844        * (3DSTATE_DEPTH_BUFFER dw5), in the documentation for "Depth
 845        * Coordinate Offset X/Y":
 846        *
 847        *   "The 3 LSBs of both offsets must be zero to ensure correct
 848        *   alignment"
 849        *
 850        * We have no guarantee that tile_x and tile_y are correctly aligned,
 851        * since they are determined by the mipmap layout, which is only aligned
 852        * to multiples of 4.
 853        *
 854        * So, to avoid hanging the GPU, just smash the low order 3 bits of
 855        * tile_x and tile_y to 0.  This is a temporary workaround until we come
 856        * up with a better solution.
 857        */
 858       WARN_ONCE((tile_x & 7) || (tile_y & 7),
 859                 "Depth/stencil buffer needs alignment to 8-pixel boundaries.\n"
 860                 "Truncating offset, bad rendering may occur.\n");
 861       tile_x &= ~7;
 862       tile_y &= ~7;
 863
 864       intel_emit_post_sync_nonzero_flush(intel);
 865       intel_emit_depth_stall_flushes(intel);
 866
 867       BEGIN_BATCH(7);
 868       OUT_BATCH(_3DSTATE_DEPTH_BUFFER << 16 | (7 - 2));
 869       OUT_BATCH((params->depth.mt->region->pitch - 1) |
 870                 params->depth_format << 18 |
 871                 1 << 21 | /* separate stencil enable */
 872                 1 << 22 | /* hiz enable */
 873                 BRW_TILEWALK_YMAJOR << 26 |
 874                 1 << 27 | /* y-tiled */
 875                 BRW_SURFACE_2D << 29);
 876       OUT_RELOC(params->depth.mt->region->bo,
 877                 I915_GEM_DOMAIN_RENDER, I915_GEM_DOMAIN_RENDER,
 878                 offset);
 879       OUT_BATCH(BRW_SURFACE_MIPMAPLAYOUT_BELOW << 1 |
 880                 (params->depth.width + tile_x - 1) << 6 |
 881                 (params->depth.height + tile_y - 1) << 19);
 882       OUT_BATCH(0);
 883       OUT_BATCH(tile_x |
 884                 tile_y << 16);
 885       OUT_BATCH(0);
 886       ADVANCE_BATCH();
 887    }
 888
 889    /* 3DSTATE_HIER_DEPTH_BUFFER */
 890    {
 891       struct intel_region *hiz_region = params->depth.mt->hiz_mt->region;
 892       uint32_t hiz_offset =
 893          intel_region_get_aligned_offset(hiz_region,
 894                                          draw_x & ~tile_mask_x,
 895                                          (draw_y & ~tile_mask_y) / 2, false);
 896
 897       BEGIN_BATCH(3);
 898       OUT_BATCH((_3DSTATE_HIER_DEPTH_BUFFER << 16) | (3 - 2));
 899       OUT_BATCH(hiz_region->pitch - 1);
 900       OUT_RELOC(hiz_region->bo,
 901                 I915_GEM_DOMAIN_RENDER, I915_GEM_DOMAIN_RENDER,
 902                 hiz_offset);
 903       ADVANCE_BATCH();
 904    }
 905
 906    /* 3DSTATE_STENCIL_BUFFER */
 907    {
 908       BEGIN_BATCH(3);
 909       OUT_BATCH((_3DSTATE_STENCIL_BUFFER << 16) | (3 - 2));
 910       OUT_BATCH(0);
 911       OUT_BATCH(0);
 912       ADVANCE_BATCH();
 913    }
 914 }
 915
 916
 917 static void
 918 gen6_blorp_emit_depth_disable(struct brw_context *brw,
 919                               const brw_blorp_params *params)
 920 {
 921    struct intel_context *intel = &brw->intel;
 922
 923    BEGIN_BATCH(7);
 924    OUT_BATCH(_3DSTATE_DEPTH_BUFFER << 16 | (7 - 2));
 925    OUT_BATCH((BRW_DEPTHFORMAT_D32_FLOAT << 18) |
 926              (BRW_SURFACE_NULL << 29));
 927    OUT_BATCH(0);
 928    OUT_BATCH(0);
 929    OUT_BATCH(0);
 930    OUT_BATCH(0);
 931    OUT_BATCH(0);
 932    ADVANCE_BATCH();
 933 }
 934
 935
 936 /* 3DSTATE_CLEAR_PARAMS
 937  *
 938  * From the Sandybridge PRM, Volume 2, Part 1, Section 3DSTATE_CLEAR_PARAMS:
 939  *   [DevSNB] 3DSTATE_CLEAR_PARAMS packet must follow the DEPTH_BUFFER_STATE
 940  *   packet when HiZ is enabled and the DEPTH_BUFFER_STATE changes.
 941  */
 942 static void
 943 gen6_blorp_emit_clear_params(struct brw_context *brw,
 944                              const brw_blorp_params *params)
 945 {
 946    struct intel_context *intel = &brw->intel;
 947
 948    BEGIN_BATCH(2);
 949    OUT_BATCH(_3DSTATE_CLEAR_PARAMS << 16 |
 950              GEN5_DEPTH_CLEAR_VALID |
 951              (2 - 2));
 952    OUT_BATCH(params->depth.mt ? params->depth.mt->depth_clear_value : 0);
 953    ADVANCE_BATCH();
 954 }
 955
 956
 957 /* 3DSTATE_DRAWING_RECTANGLE */
 958 void
 959 gen6_blorp_emit_drawing_rectangle(struct brw_context *brw,
 960                                   const brw_blorp_params *params)
 961 {
 962    struct intel_context *intel = &brw->intel;
 963
 964    BEGIN_BATCH(4);
 965    OUT_BATCH(_3DSTATE_DRAWING_RECTANGLE << 16 | (4 - 2));
 966    OUT_BATCH(0);
 967    OUT_BATCH(((params->x1 - 1) & 0xffff) |
 968              ((params->y1 - 1) << 16));
 969    OUT_BATCH(0);
 970    ADVANCE_BATCH();
 971 }
 972
 973 /* 3DSTATE_VIEWPORT_STATE_POINTERS */
 974 void
 975 gen6_blorp_emit_viewport_state(struct brw_context *brw,
 976                                const brw_blorp_params *params)
 977 {
 978    struct intel_context *intel = &brw->intel;
 979    struct brw_cc_viewport *ccv;
 980    uint32_t cc_vp_offset;
 981
 982    ccv = (struct brw_cc_viewport *)brw_state_batch(brw, AUB_TRACE_CC_VP_STATE,
 983                                                    sizeof(*ccv), 32,
 984                                                    &cc_vp_offset);
 985
 986    ccv->min_depth = 0.0;
 987    ccv->max_depth = 1.0;
 988
 989    BEGIN_BATCH(4);
 990    OUT_BATCH(_3DSTATE_VIEWPORT_STATE_POINTERS << 16 | (4 - 2) |
 991              GEN6_CC_VIEWPORT_MODIFY);
 992    OUT_BATCH(0); /* clip VP */
 993    OUT_BATCH(0); /* SF VP */
 994    OUT_BATCH(cc_vp_offset);
 995    ADVANCE_BATCH();
 996 }
 997
 998
 999 /* 3DPRIMITIVE */
1000 static void
1001 gen6_blorp_emit_primitive(struct brw_context *brw,
1002                           const brw_blorp_params *params)
1003 {
1004    struct intel_context *intel = &brw->intel;
1005
1006    BEGIN_BATCH(6);
1007    OUT_BATCH(CMD_3D_PRIM << 16 | (6 - 2) |
1008              _3DPRIM_RECTLIST << GEN4_3DPRIM_TOPOLOGY_TYPE_SHIFT |
1009              GEN4_3DPRIM_VERTEXBUFFER_ACCESS_SEQUENTIAL);
1010    OUT_BATCH(3); /* vertex count per instance */
1011    OUT_BATCH(0);
1012    OUT_BATCH(1); /* instance count */
1013    OUT_BATCH(0);
1014    OUT_BATCH(0);
1015    ADVANCE_BATCH();
1016 }
1017
1018
1019 /**
1020  * \brief Execute a blit or render pass operation.
1021  *
1022  * To execute the operation, this function manually constructs and emits a
1023  * batch to draw a rectangle primitive. The batchbuffer is flushed before
1024  * constructing and after emitting the batch.
1025  *
1026  * This function alters no GL state.
1027  */
1028 void
1029 gen6_blorp_exec(struct intel_context *intel,
1030                 const brw_blorp_params *params)
1031 {
1032    struct gl_context *ctx = &intel->ctx;
1033    struct brw_context *brw = brw_context(ctx);
1034    brw_blorp_prog_data *prog_data = NULL;
1035    uint32_t cc_blend_state_offset = 0;
1036    uint32_t cc_state_offset = 0;
1037    uint32_t depthstencil_offset;
1038    uint32_t wm_push_const_offset = 0;
1039    uint32_t wm_bind_bo_offset = 0;
1040
1041    uint32_t prog_offset = params->get_wm_prog(brw, &prog_data);
1042    gen6_blorp_emit_batch_head(brw, params);
1043    gen6_emit_3dstate_multisample(brw, params->num_samples);
1044    gen6_emit_3dstate_sample_mask(brw, params->num_samples, 1.0, false);
1045    gen6_blorp_emit_state_base_address(brw, params);
1046    gen6_blorp_emit_vertices(brw, params);
1047    gen6_blorp_emit_urb_config(brw, params);
1048    if (params->use_wm_prog) {
1049       cc_blend_state_offset = gen6_blorp_emit_blend_state(brw, params);
1050       cc_state_offset = gen6_blorp_emit_cc_state(brw, params);
1051    }
1052    depthstencil_offset = gen6_blorp_emit_depth_stencil_state(brw, params);
1053    gen6_blorp_emit_cc_state_pointers(brw, params, cc_blend_state_offset,
1054                                      depthstencil_offset, cc_state_offset);
1055    if (params->use_wm_prog) {
1056       uint32_t wm_surf_offset_renderbuffer;
1057       uint32_t wm_surf_offset_texture;
1058       uint32_t sampler_offset;
1059       wm_push_const_offset = gen6_blorp_emit_wm_constants(brw, params);
1060       wm_surf_offset_renderbuffer =
1061          gen6_blorp_emit_surface_state(brw, params, &params->dst,
1062                                        I915_GEM_DOMAIN_RENDER,
1063                                        I915_GEM_DOMAIN_RENDER);
1064       wm_surf_offset_texture =
1065          gen6_blorp_emit_surface_state(brw, params, &params->src,
1066                                        I915_GEM_DOMAIN_SAMPLER, 0);
1067       wm_bind_bo_offset =
1068          gen6_blorp_emit_binding_table(brw, params,
1069                                        wm_surf_offset_renderbuffer,
1070                                        wm_surf_offset_texture);
1071       sampler_offset = gen6_blorp_emit_sampler_state(brw, params);
1072       gen6_blorp_emit_sampler_state_pointers(brw, params, sampler_offset);
1073    }
1074    gen6_blorp_emit_vs_disable(brw, params);
1075    gen6_blorp_emit_gs_disable(brw, params);
1076    gen6_blorp_emit_clip_disable(brw, params);
1077    gen6_blorp_emit_sf_config(brw, params);
1078    if (params->use_wm_prog)
1079       gen6_blorp_emit_constant_ps(brw, params, wm_push_const_offset);
1080    gen6_blorp_emit_wm_config(brw, params, prog_offset, prog_data);
1081    if (params->use_wm_prog)
1082       gen6_blorp_emit_binding_table_pointers(brw, params, wm_bind_bo_offset);
1083    gen6_blorp_emit_viewport_state(brw, params);
1084
1085    if (params->depth.mt)
1086       gen6_blorp_emit_depth_stencil_config(brw, params);
1087    else
1088       gen6_blorp_emit_depth_disable(brw, params);
1089    gen6_blorp_emit_clear_params(brw, params);
1090    gen6_blorp_emit_drawing_rectangle(brw, params);
1091    gen6_blorp_emit_primitive(brw, params);
1092
1093    /* See comments above at first invocation of intel_flush() in
1094     * gen6_blorp_emit_batch_head().
1095     */
1096    intel_flush(ctx);
1097
1098    /* Be safe. */
1099    brw->state.dirty.brw = ~0;
1100    brw->state.dirty.cache = ~0;
1101 }
1102