src/mesa/drivers/dri/i965/gen6_blorp.cpp

   1 /*
   2  * Copyright © 2011 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
  21  * IN THE SOFTWARE.
  22  */
  23
  24 #include <assert.h>
  25
  26 #include "intel_batchbuffer.h"
  27 #include "intel_fbo.h"
  28 #include "intel_mipmap_tree.h"
  29
  30 #include "brw_context.h"
  31 #include "brw_defines.h"
  32 #include "brw_state.h"
  33
  34 #include "brw_blorp.h"
  35 #include "gen6_blorp.h"
  36
  37 /**
  38  * \name Constants for BLORP VBO
  39  * \{
  40  */
  41 #define GEN6_BLORP_NUM_VERTICES 3
  42 #define GEN6_BLORP_NUM_VUE_ELEMS 8
  43 #define GEN6_BLORP_VBO_SIZE (GEN6_BLORP_NUM_VERTICES \
  44                              * GEN6_BLORP_NUM_VUE_ELEMS \
  45                              * sizeof(float))
  46 /** \} */
  47
  48
  49 /**
  50  * Compute masks to determine how much of draw_x and draw_y should be
  51  * performed using the fine adjustment of "depth coordinate offset X/Y"
  52  * (dw5 of 3DSTATE_DEPTH_BUFFER).  See the emit_depthbuffer() function for
  53  * details.
  54  */
  55 void
  56 gen6_blorp_compute_tile_masks(const brw_blorp_params *params,
  57                               uint32_t *tile_mask_x, uint32_t *tile_mask_y)
  58 {
  59    uint32_t depth_mask_x, depth_mask_y, hiz_mask_x, hiz_mask_y;
  60    intel_region_get_tile_masks(params->depth.mt->region,
  61                                &depth_mask_x, &depth_mask_y);
  62    intel_region_get_tile_masks(params->depth.mt->hiz_mt->region,
  63                                &hiz_mask_x, &hiz_mask_y);
  64
  65    /* Each HiZ row represents 2 rows of pixels */
  66    hiz_mask_y = hiz_mask_y << 1 | 1;
  67
  68    *tile_mask_x = depth_mask_x | hiz_mask_x;
  69    *tile_mask_y = depth_mask_y | hiz_mask_y;
  70 }
  71
  72
  73 void
  74 gen6_blorp_emit_batch_head(struct brw_context *brw,
  75                            const brw_blorp_params *params)
  76 {
  77    struct gl_context *ctx = &brw->intel.ctx;
  78    struct intel_context *intel = &brw->intel;
  79
  80    /* To ensure that the batch contains only the resolve, flush the batch
  81     * before beginning and after finishing emitting the resolve packets.
  82     *
  83     * Ideally, we would not need to flush for the resolve op. But, I suspect
  84     * that it's unsafe for CMD_PIPELINE_SELECT to occur multiple times in
  85     * a single batch, and there is no safe way to ensure that other than by
  86     * fencing the resolve with flushes. Ideally, we would just detect if
  87     * a batch is in progress and do the right thing, but that would require
  88     * the ability to *safely* access brw_context::state::dirty::brw
  89     * outside of the brw_upload_state() codepath.
  90     */
  91    intel_flush(ctx);
  92
  93    /* CMD_PIPELINE_SELECT
  94     *
  95     * Select the 3D pipeline, as opposed to the media pipeline.
  96     */
  97    {
  98       BEGIN_BATCH(1);
  99       OUT_BATCH(brw->CMD_PIPELINE_SELECT << 16);
 100       ADVANCE_BATCH();
 101    }
 102 }
 103
 104
 105 /**
 106  * CMD_STATE_BASE_ADDRESS
 107  *
 108  * From the Sandy Bridge PRM, Volume 1, Part 1, Table STATE_BASE_ADDRESS:
 109  *     The following commands must be reissued following any change to the
 110  *     base addresses:
 111  *         3DSTATE_CC_POINTERS
 112  *         3DSTATE_BINDING_TABLE_POINTERS
 113  *         3DSTATE_SAMPLER_STATE_POINTERS
 114  *         3DSTATE_VIEWPORT_STATE_POINTERS
 115  *         MEDIA_STATE_POINTERS
 116  */
 117 void
 118 gen6_blorp_emit_state_base_address(struct brw_context *brw,
 119                                    const brw_blorp_params *params)
 120 {
 121    struct intel_context *intel = &brw->intel;
 122
 123    BEGIN_BATCH(10);
 124    OUT_BATCH(CMD_STATE_BASE_ADDRESS << 16 | (10 - 2));
 125    OUT_BATCH(1); /* GeneralStateBaseAddressModifyEnable */
 126    /* SurfaceStateBaseAddress */
 127    OUT_RELOC(intel->batch.bo, I915_GEM_DOMAIN_SAMPLER, 0, 1);
 128    /* DynamicStateBaseAddress */
 129    OUT_RELOC(intel->batch.bo, (I915_GEM_DOMAIN_RENDER |
 130                                I915_GEM_DOMAIN_INSTRUCTION), 0, 1);
 131    OUT_BATCH(1); /* IndirectObjectBaseAddress */
 132    if (params->use_wm_prog) {
 133       OUT_RELOC(brw->cache.bo, I915_GEM_DOMAIN_INSTRUCTION, 0,
 134                 1); /* Instruction base address: shader kernels */
 135    } else {
 136       OUT_BATCH(1); /* InstructionBaseAddress */
 137    }
 138    OUT_BATCH(1); /* GeneralStateUpperBound */
 139    OUT_BATCH(1); /* DynamicStateUpperBound */
 140    OUT_BATCH(1); /* IndirectObjectUpperBound*/
 141    OUT_BATCH(1); /* InstructionAccessUpperBound */
 142    ADVANCE_BATCH();
 143 }
 144
 145
 146 void
 147 gen6_blorp_emit_vertices(struct brw_context *brw,
 148                          const brw_blorp_params *params)
 149 {
 150    struct intel_context *intel = &brw->intel;
 151    uint32_t vertex_offset;
 152
 153    /* Setup VBO for the rectangle primitive..
 154     *
 155     * A rectangle primitive (3DPRIM_RECTLIST) consists of only three
 156     * vertices. The vertices reside in screen space with DirectX coordinates
 157     * (that is, (0, 0) is the upper left corner).
 158     *
 159     *   v2 ------ implied
 160     *    |        |
 161     *    |        |
 162     *   v0 ----- v1
 163     *
 164     * Since the VS is disabled, the clipper loads each VUE directly from
 165     * the URB. This is controlled by the 3DSTATE_VERTEX_BUFFERS and
 166     * 3DSTATE_VERTEX_ELEMENTS packets below. The VUE contents are as follows:
 167     *   dw0: Reserved, MBZ.
 168     *   dw1: Render Target Array Index. The HiZ op does not use indexed
 169     *        vertices, so set the dword to 0.
 170     *   dw2: Viewport Index. The HiZ op disables viewport mapping and
 171     *        scissoring, so set the dword to 0.
 172     *   dw3: Point Width: The HiZ op does not emit the POINTLIST primitive, so
 173     *        set the dword to 0.
 174     *   dw4: Vertex Position X.
 175     *   dw5: Vertex Position Y.
 176     *   dw6: Vertex Position Z.
 177     *   dw7: Vertex Position W.
 178     *
 179     * For details, see the Sandybridge PRM, Volume 2, Part 1, Section 1.5.1
 180     * "Vertex URB Entry (VUE) Formats".
 181     */
 182    {
 183       float *vertex_data;
 184
 185       const float vertices[GEN6_BLORP_VBO_SIZE] = {
 186          /* v0 */ 0, 0, 0, 0,     params->x0, params->y1, 0, 1,
 187          /* v1 */ 0, 0, 0, 0,     params->x1, params->y1, 0, 1,
 188          /* v2 */ 0, 0, 0, 0,     params->x0, params->y0, 0, 1,
 189       };
 190
 191       vertex_data = (float *) brw_state_batch(brw, AUB_TRACE_VERTEX_BUFFER,
 192                                               GEN6_BLORP_VBO_SIZE, 32,
 193                                               &vertex_offset);
 194       memcpy(vertex_data, vertices, GEN6_BLORP_VBO_SIZE);
 195    }
 196
 197    /* 3DSTATE_VERTEX_BUFFERS */
 198    {
 199       const int num_buffers = 1;
 200       const int batch_length = 1 + 4 * num_buffers;
 201
 202       uint32_t dw0 = GEN6_VB0_ACCESS_VERTEXDATA |
 203                      (GEN6_BLORP_NUM_VUE_ELEMS * sizeof(float)) << BRW_VB0_PITCH_SHIFT;
 204
 205       if (intel->gen >= 7)
 206          dw0 |= GEN7_VB0_ADDRESS_MODIFYENABLE;
 207
 208       BEGIN_BATCH(batch_length);
 209       OUT_BATCH((_3DSTATE_VERTEX_BUFFERS << 16) | (batch_length - 2));
 210       OUT_BATCH(dw0);
 211       /* start address */
 212       OUT_RELOC(intel->batch.bo, I915_GEM_DOMAIN_VERTEX, 0,
 213                 vertex_offset);
 214       /* end address */
 215       OUT_RELOC(intel->batch.bo, I915_GEM_DOMAIN_VERTEX, 0,
 216                 vertex_offset + GEN6_BLORP_VBO_SIZE - 1);
 217       OUT_BATCH(0);
 218       ADVANCE_BATCH();
 219    }
 220
 221    /* 3DSTATE_VERTEX_ELEMENTS
 222     *
 223     * Fetch dwords 0 - 7 from each VUE. See the comments above where
 224     * the vertex_bo is filled with data.
 225     */
 226    {
 227       const int num_elements = 2;
 228       const int batch_length = 1 + 2 * num_elements;
 229
 230       BEGIN_BATCH(batch_length);
 231       OUT_BATCH((_3DSTATE_VERTEX_ELEMENTS << 16) | (batch_length - 2));
 232       /* Element 0 */
 233       OUT_BATCH(GEN6_VE0_VALID |
 234                 BRW_SURFACEFORMAT_R32G32B32A32_FLOAT << BRW_VE0_FORMAT_SHIFT |
 235                 0 << BRW_VE0_SRC_OFFSET_SHIFT);
 236       OUT_BATCH(BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_0_SHIFT |
 237                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_1_SHIFT |
 238                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_2_SHIFT |
 239                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_3_SHIFT);
 240       /* Element 1 */
 241       OUT_BATCH(GEN6_VE0_VALID |
 242                 BRW_SURFACEFORMAT_R32G32B32A32_FLOAT << BRW_VE0_FORMAT_SHIFT |
 243                 16 << BRW_VE0_SRC_OFFSET_SHIFT);
 244       OUT_BATCH(BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_0_SHIFT |
 245                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_1_SHIFT |
 246                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_2_SHIFT |
 247                 BRW_VE1_COMPONENT_STORE_SRC << BRW_VE1_COMPONENT_3_SHIFT);
 248       ADVANCE_BATCH();
 249    }
 250 }
 251
 252
 253 /* 3DSTATE_URB
 254  *
 255  * Assign the entire URB to the VS. Even though the VS disabled, URB space
 256  * is still needed because the clipper loads the VUE's from the URB. From
 257  * the Sandybridge PRM, Volume 2, Part 1, Section 3DSTATE,
 258  * Dword 1.15:0 "VS Number of URB Entries":
 259  *     This field is always used (even if VS Function Enable is DISABLED).
 260  *
 261  * The warning below appears in the PRM (Section 3DSTATE_URB), but we can
 262  * safely ignore it because this batch contains only one draw call.
 263  *     Because of URB corruption caused by allocating a previous GS unit
 264  *     URB entry to the VS unit, software is required to send a “GS NULL
 265  *     Fence” (Send URB fence with VS URB size == 1 and GS URB size == 0)
 266  *     plus a dummy DRAW call before any case where VS will be taking over
 267  *     GS URB space.
 268  */
 269 static void
 270 gen6_blorp_emit_urb_config(struct brw_context *brw,
 271                            const brw_blorp_params *params)
 272 {
 273    struct intel_context *intel = &brw->intel;
 274
 275    BEGIN_BATCH(3);
 276    OUT_BATCH(_3DSTATE_URB << 16 | (3 - 2));
 277    OUT_BATCH(brw->urb.max_vs_entries << GEN6_URB_VS_ENTRIES_SHIFT);
 278    OUT_BATCH(0);
 279    ADVANCE_BATCH();
 280 }
 281
 282
 283 /* BLEND_STATE */
 284 uint32_t
 285 gen6_blorp_emit_blend_state(struct brw_context *brw,
 286                             const brw_blorp_params *params)
 287 {
 288    uint32_t cc_blend_state_offset;
 289
 290    struct gen6_blend_state *blend = (struct gen6_blend_state *)
 291       brw_state_batch(brw, AUB_TRACE_BLEND_STATE,
 292                       sizeof(struct gen6_blend_state), 64,
 293                       &cc_blend_state_offset);
 294
 295    memset(blend, 0, sizeof(*blend));
 296
 297    // TODO: handle other formats.
 298    blend->blend1.pre_blend_clamp_enable = 1;
 299    blend->blend1.post_blend_clamp_enable = 1;
 300    blend->blend1.clamp_range = BRW_RENDERTARGET_CLAMPRANGE_FORMAT;
 301
 302    blend->blend1.write_disable_r = false;
 303    blend->blend1.write_disable_g = false;
 304    blend->blend1.write_disable_b = false;
 305    blend->blend1.write_disable_a = false;
 306
 307    return cc_blend_state_offset;
 308 }
 309
 310
 311 /* CC_STATE */
 312 uint32_t
 313 gen6_blorp_emit_cc_state(struct brw_context *brw,
 314                          const brw_blorp_params *params)
 315 {
 316    uint32_t cc_state_offset;
 317
 318    struct gen6_color_calc_state *cc = (struct gen6_color_calc_state *)
 319       brw_state_batch(brw, AUB_TRACE_CC_STATE,
 320                       sizeof(gen6_color_calc_state), 64,
 321                       &cc_state_offset);
 322    memset(cc, 0, sizeof(*cc));
 323
 324    return cc_state_offset;
 325 }
 326
 327
 328 /**
 329  * \param out_offset is relative to
 330  *        CMD_STATE_BASE_ADDRESS.DynamicStateBaseAddress.
 331  */
 332 uint32_t
 333 gen6_blorp_emit_depth_stencil_state(struct brw_context *brw,
 334                                     const brw_blorp_params *params)
 335 {
 336    uint32_t depthstencil_offset;
 337
 338    struct gen6_depth_stencil_state *state;
 339    state = (struct gen6_depth_stencil_state *)
 340       brw_state_batch(brw, AUB_TRACE_DEPTH_STENCIL_STATE,
 341                       sizeof(*state), 64,
 342                       &depthstencil_offset);
 343    memset(state, 0, sizeof(*state));
 344
 345    /* See the following sections of the Sandy Bridge PRM, Volume 1, Part2:
 346     *   - 7.5.3.1 Depth Buffer Clear
 347     *   - 7.5.3.2 Depth Buffer Resolve
 348     *   - 7.5.3.3 Hierarchical Depth Buffer Resolve
 349     */
 350    state->ds2.depth_write_enable = 1;
 351    if (params->hiz_op == GEN6_HIZ_OP_DEPTH_RESOLVE) {
 352       state->ds2.depth_test_enable = 1;
 353       state->ds2.depth_test_func = COMPAREFUNC_NEVER;
 354    }
 355
 356    return depthstencil_offset;
 357 }
 358
 359
 360 /* 3DSTATE_CC_STATE_POINTERS
 361  *
 362  * The pointer offsets are relative to
 363  * CMD_STATE_BASE_ADDRESS.DynamicStateBaseAddress.
 364  *
 365  * The HiZ op doesn't use BLEND_STATE or COLOR_CALC_STATE.
 366  */
 367 static void
 368 gen6_blorp_emit_cc_state_pointers(struct brw_context *brw,
 369                                   const brw_blorp_params *params,
 370                                   uint32_t cc_blend_state_offset,
 371                                   uint32_t depthstencil_offset,
 372                                   uint32_t cc_state_offset)
 373 {
 374    struct intel_context *intel = &brw->intel;
 375
 376    BEGIN_BATCH(4);
 377    OUT_BATCH(_3DSTATE_CC_STATE_POINTERS << 16 | (4 - 2));
 378    OUT_BATCH(cc_blend_state_offset | 1); /* BLEND_STATE offset */
 379    OUT_BATCH(depthstencil_offset | 1); /* DEPTH_STENCIL_STATE offset */
 380    OUT_BATCH(cc_state_offset | 1); /* COLOR_CALC_STATE offset */
 381    ADVANCE_BATCH();
 382 }
 383
 384
 385 /* WM push constants */
 386 uint32_t
 387 gen6_blorp_emit_wm_constants(struct brw_context *brw,
 388                              const brw_blorp_params *params)
 389 {
 390    uint32_t wm_push_const_offset;
 391
 392    void *constants = brw_state_batch(brw, AUB_TRACE_WM_CONSTANTS,
 393                                      sizeof(params->wm_push_consts),
 394                                      32, &wm_push_const_offset);
 395    memcpy(constants, &params->wm_push_consts,
 396           sizeof(params->wm_push_consts));
 397
 398    return wm_push_const_offset;
 399 }
 400
 401
 402 /* SURFACE_STATE for renderbuffer or texture surface (see
 403  * brw_update_renderbuffer_surface and brw_update_texture_surface)
 404  */
 405 static uint32_t
 406 gen6_blorp_emit_surface_state(struct brw_context *brw,
 407                               const brw_blorp_params *params,
 408                               const brw_blorp_surface_info *surface,
 409                               uint32_t read_domains, uint32_t write_domain)
 410 {
 411    uint32_t wm_surf_offset;
 412    uint32_t width, height;
 413    surface->get_miplevel_dims(&width, &height);
 414    if (surface->num_samples > 0) { /* TODO: seems clumsy */
 415       width /= 2;
 416       height /= 2;
 417    }
 418    if (surface->map_stencil_as_y_tiled) {
 419       width *= 2;
 420       height /= 2;
 421    }
 422    struct intel_region *region = surface->mt->region;
 423
 424    /* TODO: handle other formats */
 425    uint32_t format = surface->map_stencil_as_y_tiled
 426       ? BRW_SURFACEFORMAT_R8_UNORM : BRW_SURFACEFORMAT_B8G8R8A8_UNORM;
 427
 428    uint32_t *surf = (uint32_t *)
 429       brw_state_batch(brw, AUB_TRACE_SURFACE_STATE, 6 * 4, 32,
 430                       &wm_surf_offset);
 431
 432    surf[0] = (BRW_SURFACE_2D << BRW_SURFACE_TYPE_SHIFT |
 433               BRW_SURFACE_MIPMAPLAYOUT_BELOW << BRW_SURFACE_MIPLAYOUT_SHIFT |
 434               BRW_SURFACE_CUBEFACE_ENABLES |
 435               format << BRW_SURFACE_FORMAT_SHIFT);
 436
 437    /* reloc */
 438    surf[1] = region->bo->offset; /* No tile offsets needed */
 439
 440    surf[2] = (0 << BRW_SURFACE_LOD_SHIFT |
 441               (width - 1) << BRW_SURFACE_WIDTH_SHIFT |
 442               (height - 1) << BRW_SURFACE_HEIGHT_SHIFT);
 443
 444    uint32_t tiling = surface->map_stencil_as_y_tiled
 445       ? BRW_SURFACE_TILED | BRW_SURFACE_TILED_Y
 446       : brw_get_surface_tiling_bits(region->tiling);
 447    uint32_t pitch_bytes = region->pitch * region->cpp;
 448    if (surface->map_stencil_as_y_tiled)
 449       pitch_bytes *= 2;
 450    surf[3] = (tiling |
 451               0 << BRW_SURFACE_DEPTH_SHIFT |
 452               (pitch_bytes - 1) << BRW_SURFACE_PITCH_SHIFT);
 453
 454    surf[4] = brw_get_surface_num_multisamples(surface->num_samples);
 455
 456    surf[5] = (0 << BRW_SURFACE_X_OFFSET_SHIFT |
 457               0 << BRW_SURFACE_Y_OFFSET_SHIFT |
 458               (surface->mt->align_h == 4 ?
 459                BRW_SURFACE_VERTICAL_ALIGN_ENABLE : 0));
 460
 461    /* Emit relocation to surface contents */
 462    drm_intel_bo_emit_reloc(brw->intel.batch.bo,
 463                            wm_surf_offset + 4,
 464                            region->bo,
 465                            surf[1] - region->bo->offset,
 466                            read_domains, write_domain);
 467
 468    return wm_surf_offset;
 469 }
 470
 471
 472 /* BINDING_TABLE.  See brw_wm_binding_table(). */
 473 uint32_t
 474 gen6_blorp_emit_binding_table(struct brw_context *brw,
 475                               const brw_blorp_params *params,
 476                               uint32_t wm_surf_offset_renderbuffer,
 477                               uint32_t wm_surf_offset_texture)
 478 {
 479    uint32_t wm_bind_bo_offset;
 480    uint32_t *bind = (uint32_t *)
 481       brw_state_batch(brw, AUB_TRACE_BINDING_TABLE,
 482                       sizeof(uint32_t) *
 483                       BRW_BLORP_NUM_BINDING_TABLE_ENTRIES,
 484                       32, /* alignment */
 485                       &wm_bind_bo_offset);
 486    bind[BRW_BLORP_RENDERBUFFER_BINDING_TABLE_INDEX] =
 487       wm_surf_offset_renderbuffer;
 488    bind[BRW_BLORP_TEXTURE_BINDING_TABLE_INDEX] = wm_surf_offset_texture;
 489
 490    return wm_bind_bo_offset;
 491 }
 492
 493
 494 /**
 495  * SAMPLER_STATE.  See brw_update_sampler_state().
 496  */
 497 static uint32_t
 498 gen6_blorp_emit_sampler_state(struct brw_context *brw,
 499                               const brw_blorp_params *params)
 500 {
 501    uint32_t sampler_offset;
 502
 503    struct brw_sampler_state *sampler = (struct brw_sampler_state *)
 504       brw_state_batch(brw, AUB_TRACE_SAMPLER_STATE,
 505                       sizeof(struct brw_sampler_state),
 506                       32, &sampler_offset);
 507    memset(sampler, 0, sizeof(*sampler));
 508
 509    sampler->ss0.min_filter = BRW_MAPFILTER_LINEAR;
 510    sampler->ss0.mip_filter = BRW_MIPFILTER_NONE;
 511    sampler->ss0.mag_filter = BRW_MAPFILTER_LINEAR;
 512
 513    sampler->ss1.r_wrap_mode = BRW_TEXCOORDMODE_CLAMP;
 514    sampler->ss1.s_wrap_mode = BRW_TEXCOORDMODE_CLAMP;
 515    sampler->ss1.t_wrap_mode = BRW_TEXCOORDMODE_CLAMP;
 516
 517    sampler->ss0.min_mag_neq = 1;
 518
 519    /* Set LOD bias:
 520     */
 521    sampler->ss0.lod_bias = 0;
 522
 523    sampler->ss0.lod_preclamp = 1; /* OpenGL mode */
 524    sampler->ss0.default_color_mode = 0; /* OpenGL/DX10 mode */
 525
 526    /* Set BaseMipLevel, MaxLOD, MinLOD:
 527     *
 528     * XXX: I don't think that using firstLevel, lastLevel works,
 529     * because we always setup the surface state as if firstLevel ==
 530     * level zero.  Probably have to subtract firstLevel from each of
 531     * these:
 532     */
 533    sampler->ss0.base_level = U_FIXED(0, 1);
 534
 535    sampler->ss1.max_lod = U_FIXED(0, 6);
 536    sampler->ss1.min_lod = U_FIXED(0, 6);
 537
 538    sampler->ss3.non_normalized_coord = 1;
 539
 540    sampler->ss3.address_round |= BRW_ADDRESS_ROUNDING_ENABLE_U_MIN |
 541       BRW_ADDRESS_ROUNDING_ENABLE_V_MIN |
 542       BRW_ADDRESS_ROUNDING_ENABLE_R_MIN;
 543    sampler->ss3.address_round |= BRW_ADDRESS_ROUNDING_ENABLE_U_MAG |
 544       BRW_ADDRESS_ROUNDING_ENABLE_V_MAG |
 545       BRW_ADDRESS_ROUNDING_ENABLE_R_MAG;
 546
 547    return sampler_offset;
 548 }
 549
 550
 551 /**
 552  * 3DSTATE_SAMPLER_STATE_POINTERS.  See upload_sampler_state_pointers().
 553  */
 554 static void
 555 gen6_blorp_emit_sampler_state_pointers(struct brw_context *brw,
 556                                        const brw_blorp_params *params,
 557                                        uint32_t sampler_offset)
 558 {
 559    struct intel_context *intel = &brw->intel;
 560
 561    BEGIN_BATCH(4);
 562    OUT_BATCH(_3DSTATE_SAMPLER_STATE_POINTERS << 16 |
 563              VS_SAMPLER_STATE_CHANGE |
 564              GS_SAMPLER_STATE_CHANGE |
 565              PS_SAMPLER_STATE_CHANGE |
 566              (4 - 2));
 567    OUT_BATCH(0); /* VS */
 568    OUT_BATCH(0); /* GS */
 569    OUT_BATCH(sampler_offset);
 570    ADVANCE_BATCH();
 571 }
 572
 573
 574 /* 3DSTATE_VS
 575  *
 576  * Disable vertex shader.
 577  */
 578 void
 579 gen6_blorp_emit_vs_disable(struct brw_context *brw,
 580                            const brw_blorp_params *params)
 581 {
 582    struct intel_context *intel = &brw->intel;
 583
 584    if (intel->gen == 6) {
 585       /* From the BSpec, Volume 2a, Part 3 "Vertex Shader", Section
 586        * 3DSTATE_VS, Dword 5.0 "VS Function Enable":
 587        *
 588        *   [DevSNB] A pipeline flush must be programmed prior to a
 589        *   3DSTATE_VS command that causes the VS Function Enable to
 590        *   toggle. Pipeline flush can be executed by sending a PIPE_CONTROL
 591        *   command with CS stall bit set and a post sync operation.
 592        */
 593       intel_emit_post_sync_nonzero_flush(intel);
 594    }
 595
 596    BEGIN_BATCH(6);
 597    OUT_BATCH(_3DSTATE_VS << 16 | (6 - 2));
 598    OUT_BATCH(0);
 599    OUT_BATCH(0);
 600    OUT_BATCH(0);
 601    OUT_BATCH(0);
 602    OUT_BATCH(0);
 603    ADVANCE_BATCH();
 604 }
 605
 606
 607 /* 3DSTATE_GS
 608  *
 609  * Disable the geometry shader.
 610  */
 611 void
 612 gen6_blorp_emit_gs_disable(struct brw_context *brw,
 613                            const brw_blorp_params *params)
 614 {
 615    struct intel_context *intel = &brw->intel;
 616
 617    BEGIN_BATCH(7);
 618    OUT_BATCH(_3DSTATE_GS << 16 | (7 - 2));
 619    OUT_BATCH(0);
 620    OUT_BATCH(0);
 621    OUT_BATCH(0);
 622    OUT_BATCH(0);
 623    OUT_BATCH(0);
 624    OUT_BATCH(0);
 625    ADVANCE_BATCH();
 626 }
 627
 628
 629 /* 3DSTATE_CLIP
 630  *
 631  * Disable the clipper.
 632  *
 633  * The BLORP op emits a rectangle primitive, which requires clipping to
 634  * be disabled. From page 10 of the Sandy Bridge PRM Volume 2 Part 1
 635  * Section 1.3 "3D Primitives Overview":
 636  *    RECTLIST:
 637  *    Either the CLIP unit should be DISABLED, or the CLIP unit's Clip
 638  *    Mode should be set to a value other than CLIPMODE_NORMAL.
 639  *
 640  * Also disable perspective divide. This doesn't change the clipper's
 641  * output, but does spare a few electrons.
 642  */
 643 void
 644 gen6_blorp_emit_clip_disable(struct brw_context *brw,
 645                              const brw_blorp_params *params)
 646 {
 647    struct intel_context *intel = &brw->intel;
 648
 649    BEGIN_BATCH(4);
 650    OUT_BATCH(_3DSTATE_CLIP << 16 | (4 - 2));
 651    OUT_BATCH(0);
 652    OUT_BATCH(GEN6_CLIP_PERSPECTIVE_DIVIDE_DISABLE);
 653    OUT_BATCH(0);
 654    ADVANCE_BATCH();
 655 }
 656
 657
 658 /* 3DSTATE_SF
 659  *
 660  * Disable ViewportTransformEnable (dw2.1)
 661  *
 662  * From the SandyBridge PRM, Volume 2, Part 1, Section 1.3, "3D
 663  * Primitives Overview":
 664  *     RECTLIST: Viewport Mapping must be DISABLED (as is typical with the
 665  *     use of screen- space coordinates).
 666  *
 667  * A solid rectangle must be rendered, so set FrontFaceFillMode (dw2.4:3)
 668  * and BackFaceFillMode (dw2.5:6) to SOLID(0).
 669  *
 670  * From the Sandy Bridge PRM, Volume 2, Part 1, Section
 671  * 6.4.1.1 3DSTATE_SF, Field FrontFaceFillMode:
 672  *     SOLID: Any triangle or rectangle object found to be front-facing
 673  *     is rendered as a solid object. This setting is required when
 674  *     (rendering rectangle (RECTLIST) objects.
 675  */
 676 static void
 677 gen6_blorp_emit_sf_config(struct brw_context *brw,
 678                           const brw_blorp_params *params)
 679 {
 680    struct intel_context *intel = &brw->intel;
 681
 682    BEGIN_BATCH(20);
 683    OUT_BATCH(_3DSTATE_SF << 16 | (20 - 2));
 684    OUT_BATCH((1 - 1) << GEN6_SF_NUM_OUTPUTS_SHIFT | /* only position */
 685              1 << GEN6_SF_URB_ENTRY_READ_LENGTH_SHIFT |
 686              0 << GEN6_SF_URB_ENTRY_READ_OFFSET_SHIFT);
 687    OUT_BATCH(0); /* dw2 */
 688    OUT_BATCH(params->num_samples > 0 ? GEN6_SF_MSRAST_ON_PATTERN : 0);
 689    for (int i = 0; i < 16; ++i)
 690       OUT_BATCH(0);
 691    ADVANCE_BATCH();
 692 }
 693
 694
 695 /**
 696  * Enable or disable thread dispatch and set the HiZ op appropriately.
 697  */
 698 static void
 699 gen6_blorp_emit_wm_config(struct brw_context *brw,
 700                           const brw_blorp_params *params,
 701                           uint32_t prog_offset,
 702                           brw_blorp_prog_data *prog_data)
 703 {
 704    struct intel_context *intel = &brw->intel;
 705    uint32_t dw2, dw4, dw5, dw6;
 706
 707    /* Even when thread dispatch is disabled, max threads (dw5.25:31) must be
 708     * nonzero to prevent the GPU from hanging. See the valid ranges in the
 709     * BSpec, Volume 2a.11 Windower, Section 3DSTATE_WM, Dword 5.25:31
 710     * "Maximum Number Of Threads".
 711     *
 712     * To be safe (and to minimize extraneous code) we go ahead and fully
 713     * configure the WM state whether or not there is a WM program.
 714     */
 715
 716    dw2 = dw4 = dw5 = dw6 = 0;
 717    switch (params->hiz_op) {
 718    case GEN6_HIZ_OP_DEPTH_CLEAR:
 719       dw4 |= GEN6_WM_DEPTH_CLEAR;
 720       break;
 721    case GEN6_HIZ_OP_DEPTH_RESOLVE:
 722       dw4 |= GEN6_WM_DEPTH_RESOLVE;
 723       break;
 724    case GEN6_HIZ_OP_HIZ_RESOLVE:
 725       dw4 |= GEN6_WM_HIERARCHICAL_DEPTH_RESOLVE;
 726       break;
 727    case GEN6_HIZ_OP_NONE:
 728       break;
 729    default:
 730       assert(0);
 731       break;
 732    }
 733    dw4 |= GEN6_WM_STATISTICS_ENABLE;
 734    dw5 |= GEN6_WM_LINE_AA_WIDTH_1_0;
 735    dw5 |= GEN6_WM_LINE_END_CAP_AA_WIDTH_0_5;
 736    dw5 |= (brw->max_wm_threads - 1) << GEN6_WM_MAX_THREADS_SHIFT;
 737    dw6 |= 0 << GEN6_WM_BARYCENTRIC_INTERPOLATION_MODE_SHIFT; /* No interp */
 738    dw6 |= 0 << GEN6_WM_NUM_SF_OUTPUTS_SHIFT; /* No inputs from SF */
 739    if (params->use_wm_prog) {
 740       dw2 |= 1 << GEN6_WM_SAMPLER_COUNT_SHIFT; /* Up to 4 samplers */
 741       dw4 |= prog_data->first_curbe_grf << GEN6_WM_DISPATCH_START_GRF_SHIFT_0;
 742       dw5 |= GEN6_WM_16_DISPATCH_ENABLE;
 743       dw5 |= GEN6_WM_KILL_ENABLE; /* TODO: temporarily smash on */
 744       dw5 |= GEN6_WM_DISPATCH_ENABLE; /* We are rendering */
 745    }
 746
 747    if (params->num_samples > 0) {
 748       dw6 |= GEN6_WM_MSRAST_ON_PATTERN;
 749       if (prog_data && prog_data->persample_msaa_dispatch)
 750          dw6 |= GEN6_WM_MSDISPMODE_PERSAMPLE;
 751       else
 752          dw6 |= GEN6_WM_MSDISPMODE_PERPIXEL;
 753    } else {
 754       dw6 |= GEN6_WM_MSRAST_OFF_PIXEL;
 755       dw6 |= GEN6_WM_MSDISPMODE_PERSAMPLE;
 756    }
 757
 758    BEGIN_BATCH(9);
 759    OUT_BATCH(_3DSTATE_WM << 16 | (9 - 2));
 760    OUT_BATCH(params->use_wm_prog ? prog_offset : 0);
 761    OUT_BATCH(dw2);
 762    OUT_BATCH(0); /* No scratch needed */
 763    OUT_BATCH(dw4);
 764    OUT_BATCH(dw5);
 765    OUT_BATCH(dw6);
 766    OUT_BATCH(0); /* No other programs */
 767    OUT_BATCH(0); /* No other programs */
 768    ADVANCE_BATCH();
 769 }
 770
 771
 772 static void
 773 gen6_blorp_emit_constant_ps(struct brw_context *brw,
 774                             const brw_blorp_params *params,
 775                             uint32_t wm_push_const_offset)
 776 {
 777    struct intel_context *intel = &brw->intel;
 778
 779    /* Make sure the push constants fill an exact integer number of
 780     * registers.
 781     */
 782    assert(sizeof(brw_blorp_wm_push_constants) % 32 == 0);
 783
 784    /* There must be at least one register worth of push constant data. */
 785    assert(BRW_BLORP_NUM_PUSH_CONST_REGS > 0);
 786
 787    /* Enable push constant buffer 0. */
 788    BEGIN_BATCH(5);
 789    OUT_BATCH(_3DSTATE_CONSTANT_PS << 16 |
 790              GEN6_CONSTANT_BUFFER_0_ENABLE |
 791              (5 - 2));
 792    OUT_BATCH(wm_push_const_offset + (BRW_BLORP_NUM_PUSH_CONST_REGS - 1));
 793    OUT_BATCH(0);
 794    OUT_BATCH(0);
 795    OUT_BATCH(0);
 796    ADVANCE_BATCH();
 797 }
 798
 799
 800 /**
 801  * 3DSTATE_BINDING_TABLE_POINTERS
 802  */
 803 static void
 804 gen6_blorp_emit_binding_table_pointers(struct brw_context *brw,
 805                                        const brw_blorp_params *params,
 806                                        uint32_t wm_bind_bo_offset)
 807 {
 808    struct intel_context *intel = &brw->intel;
 809
 810    BEGIN_BATCH(4);
 811    OUT_BATCH(_3DSTATE_BINDING_TABLE_POINTERS << 16 |
 812              GEN6_BINDING_TABLE_MODIFY_PS |
 813              (4 - 2));
 814    OUT_BATCH(0); /* vs -- ignored */
 815    OUT_BATCH(0); /* gs -- ignored */
 816    OUT_BATCH(wm_bind_bo_offset); /* wm/ps */
 817    ADVANCE_BATCH();
 818 }
 819
 820
 821 static void
 822 gen6_blorp_emit_depth_stencil_config(struct brw_context *brw,
 823                                      const brw_blorp_params *params)
 824 {
 825    struct intel_context *intel = &brw->intel;
 826    uint32_t draw_x, draw_y;
 827    uint32_t tile_mask_x, tile_mask_y;
 828
 829    gen6_blorp_compute_tile_masks(params, &tile_mask_x, &tile_mask_y);
 830    params->depth.get_draw_offsets(&draw_x, &draw_y);
 831
 832    /* 3DSTATE_DEPTH_BUFFER */
 833    {
 834       uint32_t width, height;
 835       params->depth.get_miplevel_dims(&width, &height);
 836
 837       uint32_t tile_x = draw_x & tile_mask_x;
 838       uint32_t tile_y = draw_y & tile_mask_y;
 839       uint32_t offset =
 840          intel_region_get_aligned_offset(params->depth.mt->region,
 841                                          draw_x & ~tile_mask_x,
 842                                          draw_y & ~tile_mask_y);
 843
 844       /* According to the Sandy Bridge PRM, volume 2 part 1, pp326-327
 845        * (3DSTATE_DEPTH_BUFFER dw5), in the documentation for "Depth
 846        * Coordinate Offset X/Y":
 847        *
 848        *   "The 3 LSBs of both offsets must be zero to ensure correct
 849        *   alignment"
 850        *
 851        * We have no guarantee that tile_x and tile_y are correctly aligned,
 852        * since they are determined by the mipmap layout, which is only aligned
 853        * to multiples of 4.
 854        *
 855        * So, to avoid hanging the GPU, just smash the low order 3 bits of
 856        * tile_x and tile_y to 0.  This is a temporary workaround until we come
 857        * up with a better solution.
 858        */
 859       tile_x &= ~7;
 860       tile_y &= ~7;
 861
 862       intel_emit_post_sync_nonzero_flush(intel);
 863       intel_emit_depth_stall_flushes(intel);
 864
 865       BEGIN_BATCH(7);
 866       OUT_BATCH(_3DSTATE_DEPTH_BUFFER << 16 | (7 - 2));
 867       uint32_t pitch_bytes =
 868          params->depth.mt->region->pitch * params->depth.mt->region->cpp;
 869       OUT_BATCH((pitch_bytes - 1) |
 870                 params->depth_format << 18 |
 871                 1 << 21 | /* separate stencil enable */
 872                 1 << 22 | /* hiz enable */
 873                 BRW_TILEWALK_YMAJOR << 26 |
 874                 1 << 27 | /* y-tiled */
 875                 BRW_SURFACE_2D << 29);
 876       OUT_RELOC(params->depth.mt->region->bo,
 877                 I915_GEM_DOMAIN_RENDER, I915_GEM_DOMAIN_RENDER,
 878                 offset);
 879       OUT_BATCH(BRW_SURFACE_MIPMAPLAYOUT_BELOW << 1 |
 880                 (width + tile_x - 1) << 6 |
 881                 (height + tile_y - 1) << 19);
 882       OUT_BATCH(0);
 883       OUT_BATCH(tile_x |
 884                 tile_y << 16);
 885       OUT_BATCH(0);
 886       ADVANCE_BATCH();
 887    }
 888
 889    /* 3DSTATE_HIER_DEPTH_BUFFER */
 890    {
 891       struct intel_region *hiz_region = params->depth.mt->hiz_mt->region;
 892       uint32_t hiz_offset =
 893          intel_region_get_aligned_offset(hiz_region,
 894                                          draw_x & ~tile_mask_x,
 895                                          (draw_y & ~tile_mask_y) / 2);
 896
 897       BEGIN_BATCH(3);
 898       OUT_BATCH((_3DSTATE_HIER_DEPTH_BUFFER << 16) | (3 - 2));
 899       OUT_BATCH(hiz_region->pitch * hiz_region->cpp - 1);
 900       OUT_RELOC(hiz_region->bo,
 901                 I915_GEM_DOMAIN_RENDER, I915_GEM_DOMAIN_RENDER,
 902                 hiz_offset);
 903       ADVANCE_BATCH();
 904    }
 905
 906    /* 3DSTATE_STENCIL_BUFFER */
 907    {
 908       BEGIN_BATCH(3);
 909       OUT_BATCH((_3DSTATE_STENCIL_BUFFER << 16) | (3 - 2));
 910       OUT_BATCH(0);
 911       OUT_BATCH(0);
 912       ADVANCE_BATCH();
 913    }
 914 }
 915
 916
 917 static void
 918 gen6_blorp_emit_depth_disable(struct brw_context *brw,
 919                               const brw_blorp_params *params)
 920 {
 921    struct intel_context *intel = &brw->intel;
 922
 923    BEGIN_BATCH(7);
 924    OUT_BATCH(_3DSTATE_DEPTH_BUFFER << 16 | (7 - 2));
 925    OUT_BATCH((BRW_DEPTHFORMAT_D32_FLOAT << 18) |
 926              (BRW_SURFACE_NULL << 29));
 927    OUT_BATCH(0);
 928    OUT_BATCH(0);
 929    OUT_BATCH(0);
 930    OUT_BATCH(0);
 931    OUT_BATCH(0);
 932    ADVANCE_BATCH();
 933 }
 934
 935
 936 /* 3DSTATE_CLEAR_PARAMS
 937  *
 938  * From the Sandybridge PRM, Volume 2, Part 1, Section 3DSTATE_CLEAR_PARAMS:
 939  *   [DevSNB] 3DSTATE_CLEAR_PARAMS packet must follow the DEPTH_BUFFER_STATE
 940  *   packet when HiZ is enabled and the DEPTH_BUFFER_STATE changes.
 941  */
 942 static void
 943 gen6_blorp_emit_clear_params(struct brw_context *brw,
 944                              const brw_blorp_params *params)
 945 {
 946    struct intel_context *intel = &brw->intel;
 947
 948    BEGIN_BATCH(2);
 949    OUT_BATCH(_3DSTATE_CLEAR_PARAMS << 16 |
 950              GEN5_DEPTH_CLEAR_VALID |
 951              (2 - 2));
 952    OUT_BATCH(params->depth.mt ? params->depth.mt->depth_clear_value : 0);
 953    ADVANCE_BATCH();
 954 }
 955
 956
 957 /* 3DSTATE_DRAWING_RECTANGLE */
 958 void
 959 gen6_blorp_emit_drawing_rectangle(struct brw_context *brw,
 960                                   const brw_blorp_params *params)
 961 {
 962    struct intel_context *intel = &brw->intel;
 963
 964    BEGIN_BATCH(4);
 965    OUT_BATCH(_3DSTATE_DRAWING_RECTANGLE << 16 | (4 - 2));
 966    OUT_BATCH(0);
 967    OUT_BATCH(((params->x1 - 1) & 0xffff) |
 968              ((params->y1 - 1) << 16));
 969    OUT_BATCH(0);
 970    ADVANCE_BATCH();
 971 }
 972
 973 /* 3DSTATE_VIEWPORT_STATE_POINTERS */
 974 void
 975 gen6_blorp_emit_viewport_state(struct brw_context *brw,
 976                                const brw_blorp_params *params)
 977 {
 978    struct intel_context *intel = &brw->intel;
 979    struct brw_cc_viewport *ccv;
 980    uint32_t cc_vp_offset;
 981
 982    ccv = (struct brw_cc_viewport *)brw_state_batch(brw, AUB_TRACE_CC_VP_STATE,
 983                                                    sizeof(*ccv), 32,
 984                                                    &cc_vp_offset);
 985
 986    ccv->min_depth = 0.0;
 987    ccv->max_depth = 1.0;
 988
 989    BEGIN_BATCH(4);
 990    OUT_BATCH(_3DSTATE_VIEWPORT_STATE_POINTERS << 16 | (4 - 2) |
 991              GEN6_CC_VIEWPORT_MODIFY);
 992    OUT_BATCH(0); /* clip VP */
 993    OUT_BATCH(0); /* SF VP */
 994    OUT_BATCH(cc_vp_offset);
 995    ADVANCE_BATCH();
 996 }
 997
 998
 999 /* 3DPRIMITIVE */
1000 static void
1001 gen6_blorp_emit_primitive(struct brw_context *brw,
1002                           const brw_blorp_params *params)
1003 {
1004    struct intel_context *intel = &brw->intel;
1005
1006    BEGIN_BATCH(6);
1007    OUT_BATCH(CMD_3D_PRIM << 16 | (6 - 2) |
1008              _3DPRIM_RECTLIST << GEN4_3DPRIM_TOPOLOGY_TYPE_SHIFT |
1009              GEN4_3DPRIM_VERTEXBUFFER_ACCESS_SEQUENTIAL);
1010    OUT_BATCH(3); /* vertex count per instance */
1011    OUT_BATCH(0);
1012    OUT_BATCH(1); /* instance count */
1013    OUT_BATCH(0);
1014    OUT_BATCH(0);
1015    ADVANCE_BATCH();
1016 }
1017
1018
1019 /**
1020  * \brief Execute a blit or render pass operation.
1021  *
1022  * To execute the operation, this function manually constructs and emits a
1023  * batch to draw a rectangle primitive. The batchbuffer is flushed before
1024  * constructing and after emitting the batch.
1025  *
1026  * This function alters no GL state.
1027  */
1028 void
1029 gen6_blorp_exec(struct intel_context *intel,
1030                 const brw_blorp_params *params)
1031 {
1032    struct gl_context *ctx = &intel->ctx;
1033    struct brw_context *brw = brw_context(ctx);
1034    brw_blorp_prog_data *prog_data = NULL;
1035    uint32_t cc_blend_state_offset = 0;
1036    uint32_t cc_state_offset = 0;
1037    uint32_t depthstencil_offset;
1038    uint32_t wm_push_const_offset = 0;
1039    uint32_t wm_bind_bo_offset = 0;
1040
1041    uint32_t prog_offset = params->get_wm_prog(brw, &prog_data);
1042    gen6_blorp_emit_batch_head(brw, params);
1043    gen6_emit_3dstate_multisample(brw, params->num_samples);
1044    gen6_emit_3dstate_sample_mask(brw, params->num_samples);
1045    gen6_blorp_emit_state_base_address(brw, params);
1046    gen6_blorp_emit_vertices(brw, params);
1047    gen6_blorp_emit_urb_config(brw, params);
1048    if (params->use_wm_prog) {
1049       cc_blend_state_offset = gen6_blorp_emit_blend_state(brw, params);
1050       cc_state_offset = gen6_blorp_emit_cc_state(brw, params);
1051    }
1052    depthstencil_offset = gen6_blorp_emit_depth_stencil_state(brw, params);
1053    gen6_blorp_emit_cc_state_pointers(brw, params, cc_blend_state_offset,
1054                                      depthstencil_offset, cc_state_offset);
1055    if (params->use_wm_prog) {
1056       uint32_t wm_surf_offset_renderbuffer;
1057       uint32_t wm_surf_offset_texture;
1058       uint32_t sampler_offset;
1059       wm_push_const_offset = gen6_blorp_emit_wm_constants(brw, params);
1060       wm_surf_offset_renderbuffer =
1061          gen6_blorp_emit_surface_state(brw, params, &params->dst,
1062                                        I915_GEM_DOMAIN_RENDER,
1063                                        I915_GEM_DOMAIN_RENDER);
1064       wm_surf_offset_texture =
1065          gen6_blorp_emit_surface_state(brw, params, &params->src,
1066                                        I915_GEM_DOMAIN_SAMPLER, 0);
1067       wm_bind_bo_offset =
1068          gen6_blorp_emit_binding_table(brw, params,
1069                                        wm_surf_offset_renderbuffer,
1070                                        wm_surf_offset_texture);
1071       sampler_offset = gen6_blorp_emit_sampler_state(brw, params);
1072       gen6_blorp_emit_sampler_state_pointers(brw, params, sampler_offset);
1073    }
1074    gen6_blorp_emit_vs_disable(brw, params);
1075    gen6_blorp_emit_gs_disable(brw, params);
1076    gen6_blorp_emit_clip_disable(brw, params);
1077    gen6_blorp_emit_sf_config(brw, params);
1078    if (params->use_wm_prog)
1079       gen6_blorp_emit_constant_ps(brw, params, wm_push_const_offset);
1080    gen6_blorp_emit_wm_config(brw, params, prog_offset, prog_data);
1081    if (params->use_wm_prog)
1082       gen6_blorp_emit_binding_table_pointers(brw, params, wm_bind_bo_offset);
1083    gen6_blorp_emit_viewport_state(brw, params);
1084
1085    if (params->depth.mt)
1086       gen6_blorp_emit_depth_stencil_config(brw, params);
1087    else
1088       gen6_blorp_emit_depth_disable(brw, params);
1089    gen6_blorp_emit_clear_params(brw, params);
1090    gen6_blorp_emit_drawing_rectangle(brw, params);
1091    gen6_blorp_emit_primitive(brw, params);
1092
1093    /* See comments above at first invocation of intel_flush() in
1094     * gen6_blorp_emit_batch_head().
1095     */
1096    intel_flush(ctx);
1097
1098    /* Be safe. */
1099    brw->state.dirty.brw = ~0;
1100    brw->state.dirty.cache = ~0;
1101 }
1102