src/mesa/drivers/dri/i965/gen7_wm_surface_state.c

   1 /*
   2  * Copyright © 2011 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
  21  * IN THE SOFTWARE.
  22  */
  23 #include "main/mtypes.h"
  24 #include "main/samplerobj.h"
  25 #include "program/prog_parameter.h"
  26
  27 #include "intel_mipmap_tree.h"
  28 #include "intel_batchbuffer.h"
  29 #include "intel_tex.h"
  30 #include "intel_fbo.h"
  31 #include "intel_buffer_objects.h"
  32
  33 #include "brw_context.h"
  34 #include "brw_state.h"
  35 #include "brw_defines.h"
  36 #include "brw_wm.h"
  37
  38 /**
  39  * Convert an swizzle enumeration (i.e. SWIZZLE_X) to one of the Gen7.5+
  40  * "Shader Channel Select" enumerations (i.e. HSW_SCS_RED)
  41  */
  42 static unsigned
  43 swizzle_to_scs(GLenum swizzle)
  44 {
  45    switch (swizzle) {
  46    case SWIZZLE_X:
  47       return HSW_SCS_RED;
  48    case SWIZZLE_Y:
  49       return HSW_SCS_GREEN;
  50    case SWIZZLE_Z:
  51       return HSW_SCS_BLUE;
  52    case SWIZZLE_W:
  53       return HSW_SCS_ALPHA;
  54    case SWIZZLE_ZERO:
  55       return HSW_SCS_ZERO;
  56    case SWIZZLE_ONE:
  57       return HSW_SCS_ONE;
  58    }
  59
  60    assert(!"Should not get here: invalid swizzle mode");
  61    return HSW_SCS_ZERO;
  62 }
  63
  64 uint32_t
  65 gen7_surface_tiling_mode(uint32_t tiling)
  66 {
  67    switch (tiling) {
  68    case I915_TILING_X:
  69       return GEN7_SURFACE_TILING_X;
  70    case I915_TILING_Y:
  71       return GEN7_SURFACE_TILING_Y;
  72    default:
  73       return GEN7_SURFACE_TILING_NONE;
  74    }
  75 }
  76
  77
  78 uint32_t
  79 gen7_surface_msaa_bits(unsigned num_samples, enum intel_msaa_layout layout)
  80 {
  81    uint32_t ss4 = 0;
  82
  83    if (num_samples > 4)
  84       ss4 |= GEN7_SURFACE_MULTISAMPLECOUNT_8;
  85    else if (num_samples > 1)
  86       ss4 |= GEN7_SURFACE_MULTISAMPLECOUNT_4;
  87    else
  88       ss4 |= GEN7_SURFACE_MULTISAMPLECOUNT_1;
  89
  90    if (layout == INTEL_MSAA_LAYOUT_IMS)
  91       ss4 |= GEN7_SURFACE_MSFMT_DEPTH_STENCIL;
  92    else
  93       ss4 |= GEN7_SURFACE_MSFMT_MSS;
  94
  95    return ss4;
  96 }
  97
  98
  99 void
 100 gen7_set_surface_mcs_info(struct brw_context *brw,
 101                           uint32_t *surf,
 102                           uint32_t surf_offset,
 103                           const struct intel_mipmap_tree *mcs_mt,
 104                           bool is_render_target)
 105 {
 106    /* From the Ivy Bridge PRM, Vol4 Part1 p76, "MCS Base Address":
 107     *
 108     *     "The MCS surface must be stored as Tile Y."
 109     */
 110    assert(mcs_mt->region->tiling == I915_TILING_Y);
 111
 112    /* Compute the pitch in units of tiles.  To do this we need to divide the
 113     * pitch in bytes by 128, since a single Y-tile is 128 bytes wide.
 114     */
 115    unsigned pitch_bytes = mcs_mt->region->pitch * mcs_mt->cpp;
 116    unsigned pitch_tiles = pitch_bytes / 128;
 117
 118    /* The upper 20 bits of surface state DWORD 6 are the upper 20 bits of the
 119     * GPU address of the MCS buffer; the lower 12 bits contain other control
 120     * information.  Since buffer addresses are always on 4k boundaries (and
 121     * thus have their lower 12 bits zero), we can use an ordinary reloc to do
 122     * the necessary address translation.
 123     */
 124    assert ((mcs_mt->region->bo->offset & 0xfff) == 0);
 125
 126    surf[6] = GEN7_SURFACE_MCS_ENABLE |
 127              SET_FIELD(pitch_tiles - 1, GEN7_SURFACE_MCS_PITCH) |
 128              mcs_mt->region->bo->offset;
 129
 130    drm_intel_bo_emit_reloc(brw->intel.batch.bo,
 131                            surf_offset + 6 * 4,
 132                            mcs_mt->region->bo,
 133                            surf[6] & 0xfff,
 134                            is_render_target ? I915_GEM_DOMAIN_RENDER
 135                            : I915_GEM_DOMAIN_SAMPLER,
 136                            is_render_target ? I915_GEM_DOMAIN_RENDER : 0);
 137 }
 138
 139
 140 void
 141 gen7_check_surface_setup(uint32_t *surf, bool is_render_target)
 142 {
 143    unsigned num_multisamples = surf[4] & INTEL_MASK(5, 3);
 144    unsigned multisampled_surface_storage_format = surf[4] & (1 << 6);
 145    unsigned surface_array_spacing = surf[0] & (1 << 10);
 146    bool is_multisampled = num_multisamples != GEN7_SURFACE_MULTISAMPLECOUNT_1;
 147
 148    (void) surface_array_spacing;
 149
 150    /* From the Graphics BSpec: vol5c Shared Functions [SNB+] > State >
 151     * SURFACE_STATE > SURFACE_STATE for most messages [DevIVB]: Surface Array
 152     * Spacing:
 153     *
 154     *   If Multisampled Surface Storage Format is MSFMT_MSS and Number of
 155     *   Multisamples is not MULTISAMPLECOUNT_1, this field must be set to
 156     *   ARYSPC_LOD0.
 157     */
 158    if (multisampled_surface_storage_format == GEN7_SURFACE_MSFMT_MSS
 159        && is_multisampled)
 160       assert(surface_array_spacing == GEN7_SURFACE_ARYSPC_LOD0);
 161
 162    /* From the Graphics BSpec: vol5c Shared Functions [SNB+] > State >
 163     * SURFACE_STATE > SURFACE_STATE for most messages [DevIVB]: Multisampled
 164     * Surface Storage Format:
 165     *
 166     *   All multisampled render target surfaces must have this field set to
 167     *   MSFMT_MSS.
 168     *
 169     * But also:
 170     *
 171     *   This field is ignored if Number of Multisamples is MULTISAMPLECOUNT_1.
 172     */
 173    if (is_render_target && is_multisampled) {
 174       assert(multisampled_surface_storage_format == GEN7_SURFACE_MSFMT_MSS);
 175    }
 176
 177    /* From the Graphics BSpec: vol5c Shared Functions [SNB+] > State >
 178     * SURFACE_STATE > SURFACE_STATE for most messages [DevIVB]: Multisampled
 179     * Surface Storage Format:
 180     *
 181     *   If the surface’s Number of Multisamples is MULTISAMPLECOUNT_8, Width
 182     *   is >= 8192 (meaning the actual surface width is >= 8193 pixels), this
 183     *   field must be set to MSFMT_MSS.
 184     */
 185    uint32_t width = GET_FIELD(surf[2], GEN7_SURFACE_WIDTH) + 1;
 186    if (num_multisamples == GEN7_SURFACE_MULTISAMPLECOUNT_8 && width >= 8193) {
 187       assert(multisampled_surface_storage_format == GEN7_SURFACE_MSFMT_MSS);
 188    }
 189
 190    /* From the Graphics BSpec: vol5c Shared Functions [SNB+] > State >
 191     * SURFACE_STATE > SURFACE_STATE for most messages [DevIVB]: Multisampled
 192     * Surface Storage Format:
 193     *
 194     *   If the surface’s Number of Multisamples is MULTISAMPLECOUNT_8,
 195     *   ((Depth+1) * (Height+1)) is > 4,194,304, OR if the surface’s Number of
 196     *   Multisamples is MULTISAMPLECOUNT_4, ((Depth+1) * (Height+1)) is >
 197     *   8,388,608, this field must be set to MSFMT_DEPTH_STENCIL.This field
 198     *   must be set to MSFMT_DEPTH_STENCIL if Surface Format is one of the
 199     *   following: I24X8_UNORM, L24X8_UNORM, A24X8_UNORM, or
 200     *   R24_UNORM_X8_TYPELESS.
 201     *
 202     * But also:
 203     *
 204     *   This field is ignored if Number of Multisamples is MULTISAMPLECOUNT_1.
 205     */
 206    uint32_t depth = GET_FIELD(surf[3], BRW_SURFACE_DEPTH) + 1;
 207    uint32_t height = GET_FIELD(surf[2], GEN7_SURFACE_HEIGHT) + 1;
 208    if (num_multisamples == GEN7_SURFACE_MULTISAMPLECOUNT_8 &&
 209        depth * height > 4194304) {
 210       assert(multisampled_surface_storage_format ==
 211              GEN7_SURFACE_MSFMT_DEPTH_STENCIL);
 212    }
 213    if (num_multisamples == GEN7_SURFACE_MULTISAMPLECOUNT_4 &&
 214        depth * height > 8388608) {
 215       assert(multisampled_surface_storage_format ==
 216              GEN7_SURFACE_MSFMT_DEPTH_STENCIL);
 217    }
 218    if (is_multisampled) {
 219       switch (GET_FIELD(surf[0], BRW_SURFACE_FORMAT)) {
 220       case BRW_SURFACEFORMAT_I24X8_UNORM:
 221       case BRW_SURFACEFORMAT_L24X8_UNORM:
 222       case BRW_SURFACEFORMAT_A24X8_UNORM:
 223       case BRW_SURFACEFORMAT_R24_UNORM_X8_TYPELESS:
 224          assert(multisampled_surface_storage_format ==
 225                 GEN7_SURFACE_MSFMT_DEPTH_STENCIL);
 226       }
 227    }
 228 }
 229
 230
 231 static void
 232 gen7_update_buffer_texture_surface(struct gl_context *ctx,
 233                                    unsigned unit,
 234                                    uint32_t *binding_table,
 235                                    unsigned surf_index)
 236 {
 237    struct brw_context *brw = brw_context(ctx);
 238    struct intel_context *intel = &brw->intel;
 239    struct gl_texture_object *tObj = ctx->Texture.Unit[unit]._Current;
 240    struct intel_buffer_object *intel_obj =
 241       intel_buffer_object(tObj->BufferObject);
 242    drm_intel_bo *bo = intel_obj ? intel_obj->buffer : NULL;
 243    gl_format format = tObj->_BufferObjectFormat;
 244
 245    uint32_t *surf = brw_state_batch(brw, AUB_TRACE_SURFACE_STATE,
 246                                     8 * 4, 32, &binding_table[surf_index]);
 247    memset(surf, 0, 8 * 4);
 248
 249    uint32_t surface_format = brw_format_for_mesa_format(format);
 250    if (surface_format == 0 && format != MESA_FORMAT_RGBA_FLOAT32) {
 251       _mesa_problem(NULL, "bad format %s for texture buffer\n",
 252                     _mesa_get_format_name(format));
 253    }
 254
 255    surf[0] = BRW_SURFACE_BUFFER << BRW_SURFACE_TYPE_SHIFT |
 256              surface_format << BRW_SURFACE_FORMAT_SHIFT |
 257              BRW_SURFACE_RC_READ_WRITE;
 258
 259    if (bo) {
 260       surf[1] = bo->offset; /* reloc */
 261
 262       /* Emit relocation to surface contents.  Section 5.1.1 of the gen4
 263        * bspec ("Data Cache") says that the data cache does not exist as
 264        * a separate cache and is just the sampler cache.
 265        */
 266       drm_intel_bo_emit_reloc(intel->batch.bo,
 267                               binding_table[surf_index] + 4,
 268                               bo, 0,
 269                               I915_GEM_DOMAIN_SAMPLER, 0);
 270
 271       int texel_size = _mesa_get_format_bytes(format);
 272       int w = intel_obj->Base.Size / texel_size;
 273       surf[2] = SET_FIELD(w & 0x7f, GEN7_SURFACE_WIDTH) | /* bits 6:0 of size */
 274                 SET_FIELD((w >> 7) & 0x1fff, GEN7_SURFACE_HEIGHT); /* 19:7 */
 275       surf[3] = SET_FIELD((w >> 20) & 0x7f, BRW_SURFACE_DEPTH) | /* bits 26:20 */
 276                 (texel_size - 1);
 277    }
 278
 279    gen7_check_surface_setup(surf, false /* is_render_target */);
 280 }
 281
 282 static void
 283 gen7_update_texture_surface(struct gl_context *ctx,
 284                             unsigned unit,
 285                             uint32_t *binding_table,
 286                             unsigned surf_index)
 287 {
 288    struct brw_context *brw = brw_context(ctx);
 289    struct intel_context *intel = &brw->intel;
 290    struct gl_texture_object *tObj = ctx->Texture.Unit[unit]._Current;
 291    struct intel_texture_object *intelObj = intel_texture_object(tObj);
 292    struct intel_mipmap_tree *mt = intelObj->mt;
 293    struct gl_texture_image *firstImage = tObj->Image[0][tObj->BaseLevel];
 294    struct gl_sampler_object *sampler = _mesa_get_samplerobj(ctx, unit);
 295    int width, height, depth;
 296
 297    if (tObj->Target == GL_TEXTURE_BUFFER) {
 298       gen7_update_buffer_texture_surface(ctx, unit, binding_table, surf_index);
 299       return;
 300    }
 301
 302    /* We don't support MSAA for textures. */
 303    assert(!mt->array_spacing_lod0);
 304    assert(mt->num_samples <= 1);
 305
 306    intel_miptree_get_dimensions_for_image(firstImage, &width, &height, &depth);
 307
 308    uint32_t *surf = brw_state_batch(brw, AUB_TRACE_SURFACE_STATE,
 309                                     8 * 4, 32, &binding_table[surf_index]);
 310    memset(surf, 0, 8 * 4);
 311
 312    uint32_t tex_format = translate_tex_format(mt->format,
 313                                               firstImage->InternalFormat,
 314                                               tObj->DepthMode,
 315                                               sampler->sRGBDecode);
 316
 317    surf[0] = translate_tex_target(tObj->Target) << BRW_SURFACE_TYPE_SHIFT |
 318              tex_format << BRW_SURFACE_FORMAT_SHIFT |
 319              gen7_surface_tiling_mode(mt->region->tiling) |
 320              BRW_SURFACE_CUBEFACE_ENABLES;
 321
 322    if (mt->align_h == 4)
 323       surf[0] |= GEN7_SURFACE_VALIGN_4;
 324    if (mt->align_w == 8)
 325       surf[0] |= GEN7_SURFACE_HALIGN_8;
 326
 327    if (depth > 1 && tObj->Target != GL_TEXTURE_3D)
 328       surf[0] |= GEN7_SURFACE_IS_ARRAY;
 329
 330    surf[1] = mt->region->bo->offset + mt->offset; /* reloc */
 331
 332    surf[2] = SET_FIELD(width - 1, GEN7_SURFACE_WIDTH) |
 333              SET_FIELD(height - 1, GEN7_SURFACE_HEIGHT);
 334    surf[3] = SET_FIELD(depth - 1, BRW_SURFACE_DEPTH) |
 335              ((intelObj->mt->region->pitch * intelObj->mt->cpp) - 1);
 336
 337    surf[5] = intelObj->_MaxLevel - tObj->BaseLevel; /* mip count */
 338
 339    if (intel->is_haswell) {
 340       /* Handling GL_ALPHA as a surface format override breaks 1.30+ style
 341        * texturing functions that return a float, as our code generation always
 342        * selects the .x channel (which would always be 0).
 343        */
 344       const bool alpha_depth = tObj->DepthMode == GL_ALPHA &&
 345          (firstImage->_BaseFormat == GL_DEPTH_COMPONENT ||
 346           firstImage->_BaseFormat == GL_DEPTH_STENCIL);
 347
 348       const int swizzle =
 349          unlikely(alpha_depth) ? SWIZZLE_XYZW : brw_get_texture_swizzle(tObj);
 350
 351
 352       surf[7] =
 353          SET_FIELD(swizzle_to_scs(GET_SWZ(swizzle, 0)), GEN7_SURFACE_SCS_R) |
 354          SET_FIELD(swizzle_to_scs(GET_SWZ(swizzle, 1)), GEN7_SURFACE_SCS_G) |
 355          SET_FIELD(swizzle_to_scs(GET_SWZ(swizzle, 2)), GEN7_SURFACE_SCS_B) |
 356          SET_FIELD(swizzle_to_scs(GET_SWZ(swizzle, 3)), GEN7_SURFACE_SCS_A);
 357    }
 358
 359    /* Emit relocation to surface contents */
 360    drm_intel_bo_emit_reloc(brw->intel.batch.bo,
 361                            binding_table[surf_index] + 4,
 362                            intelObj->mt->region->bo, intelObj->mt->offset,
 363                            I915_GEM_DOMAIN_SAMPLER, 0);
 364
 365    gen7_check_surface_setup(surf, false /* is_render_target */);
 366 }
 367
 368 /**
 369  * Create the constant buffer surface.  Vertex/fragment shader constants will
 370  * be read from this buffer with Data Port Read instructions/messages.
 371  */
 372 static void
 373 gen7_create_constant_surface(struct brw_context *brw,
 374                              drm_intel_bo *bo,
 375                              uint32_t offset,
 376                              int width,
 377                              uint32_t *out_offset)
 378 {
 379    struct intel_context *intel = &brw->intel;
 380    const GLint w = width - 1;
 381
 382    uint32_t *surf = brw_state_batch(brw, AUB_TRACE_SURFACE_STATE,
 383                                     8 * 4, 32, out_offset);
 384    memset(surf, 0, 8 * 4);
 385
 386    surf[0] = BRW_SURFACE_BUFFER << BRW_SURFACE_TYPE_SHIFT |
 387              BRW_SURFACEFORMAT_R32G32B32A32_FLOAT << BRW_SURFACE_FORMAT_SHIFT |
 388              BRW_SURFACE_RC_READ_WRITE;
 389
 390    assert(bo);
 391    surf[1] = bo->offset + offset; /* reloc */
 392
 393    surf[2] = SET_FIELD(w & 0x7f, GEN7_SURFACE_WIDTH) |
 394              SET_FIELD((w >> 7) & 0x1fff, GEN7_SURFACE_HEIGHT);
 395    surf[3] = SET_FIELD((w >> 20) & 0x7f, BRW_SURFACE_DEPTH) |
 396              (16 - 1); /* stride between samples */
 397
 398    if (intel->is_haswell) {
 399       surf[7] = SET_FIELD(HSW_SCS_RED,   GEN7_SURFACE_SCS_R) |
 400                 SET_FIELD(HSW_SCS_GREEN, GEN7_SURFACE_SCS_G) |
 401                 SET_FIELD(HSW_SCS_BLUE,  GEN7_SURFACE_SCS_B) |
 402                 SET_FIELD(HSW_SCS_ALPHA, GEN7_SURFACE_SCS_A);
 403    }
 404
 405    /* Emit relocation to surface contents.  Section 5.1.1 of the gen4
 406     * bspec ("Data Cache") says that the data cache does not exist as
 407     * a separate cache and is just the sampler cache.
 408     */
 409    drm_intel_bo_emit_reloc(intel->batch.bo,
 410                            *out_offset + 4,
 411                            bo, offset,
 412                            I915_GEM_DOMAIN_SAMPLER, 0);
 413
 414    gen7_check_surface_setup(surf, false /* is_render_target */);
 415 }
 416
 417 static void
 418 gen7_update_null_renderbuffer_surface(struct brw_context *brw, unsigned unit)
 419 {
 420    /* From the Ivy bridge PRM, Vol4 Part1 p62 (Surface Type: Programming
 421     * Notes):
 422     *
 423     *     A null surface is used in instances where an actual surface is not
 424     *     bound. When a write message is generated to a null surface, no
 425     *     actual surface is written to. When a read message (including any
 426     *     sampling engine message) is generated to a null surface, the result
 427     *     is all zeros. Note that a null surface type is allowed to be used
 428     *     with all messages, even if it is not specificially indicated as
 429     *     supported. All of the remaining fields in surface state are ignored
 430     *     for null surfaces, with the following exceptions: Width, Height,
 431     *     Depth, LOD, and Render Target View Extent fields must match the
 432     *     depth buffer’s corresponding state for all render target surfaces,
 433     *     including null.
 434     */
 435    struct intel_context *intel = &brw->intel;
 436    struct gl_context *ctx = &intel->ctx;
 437
 438    /* _NEW_BUFFERS */
 439    const struct gl_framebuffer *fb = ctx->DrawBuffer;
 440
 441    uint32_t *surf = brw_state_batch(brw, AUB_TRACE_SURFACE_STATE,
 442                                     8 * 4, 32, &brw->wm.surf_offset[unit]);
 443    memset(surf, 0, 8 * 4);
 444
 445    /* From the Ivybridge PRM, Volume 4, Part 1, page 65,
 446     * Tiled Surface: Programming Notes:
 447     * "If Surface Type is SURFTYPE_NULL, this field must be TRUE."
 448     */
 449    surf[0] = BRW_SURFACE_NULL << BRW_SURFACE_TYPE_SHIFT |
 450              BRW_SURFACEFORMAT_B8G8R8A8_UNORM << BRW_SURFACE_FORMAT_SHIFT |
 451              GEN7_SURFACE_TILING_Y;
 452
 453    surf[2] = SET_FIELD(fb->Width - 1, GEN7_SURFACE_WIDTH) |
 454              SET_FIELD(fb->Height - 1, GEN7_SURFACE_HEIGHT);
 455
 456    gen7_check_surface_setup(surf, true /* is_render_target */);
 457 }
 458
 459 /**
 460  * Sets up a surface state structure to point at the given region.
 461  * While it is only used for the front/back buffer currently, it should be
 462  * usable for further buffers when doing ARB_draw_buffer support.
 463  */
 464 static void
 465 gen7_update_renderbuffer_surface(struct brw_context *brw,
 466                                  struct gl_renderbuffer *rb,
 467                                  unsigned int unit)
 468 {
 469    struct intel_context *intel = &brw->intel;
 470    struct gl_context *ctx = &intel->ctx;
 471    struct intel_renderbuffer *irb = intel_renderbuffer(rb);
 472    struct intel_region *region = irb->mt->region;
 473    uint32_t tile_x, tile_y;
 474    uint32_t format;
 475    gl_format rb_format = intel_rb_format(irb);
 476
 477    uint32_t *surf = brw_state_batch(brw, AUB_TRACE_SURFACE_STATE,
 478                                     8 * 4, 32, &brw->wm.surf_offset[unit]);
 479    memset(surf, 0, 8 * 4);
 480
 481    /* Render targets can't use IMS layout */
 482    assert(irb->mt->msaa_layout != INTEL_MSAA_LAYOUT_IMS);
 483
 484    switch (rb_format) {
 485    case MESA_FORMAT_SARGB8:
 486       /* _NEW_BUFFERS
 487        *
 488        * Without GL_EXT_framebuffer_sRGB we shouldn't bind sRGB surfaces to the
 489        * blend/update as sRGB.
 490        */
 491       if (ctx->Color.sRGBEnabled)
 492          format = brw_format_for_mesa_format(rb_format);
 493       else
 494          format = BRW_SURFACEFORMAT_B8G8R8A8_UNORM;
 495       break;
 496    default:
 497       assert(brw_render_target_supported(intel, rb));
 498       format = brw->render_target_format[rb_format];
 499       if (unlikely(!brw->format_supported_as_render_target[rb_format])) {
 500          _mesa_problem(ctx, "%s: renderbuffer format %s unsupported\n",
 501                        __FUNCTION__, _mesa_get_format_name(rb_format));
 502       }
 503       break;
 504    }
 505
 506    surf[0] = BRW_SURFACE_2D << BRW_SURFACE_TYPE_SHIFT |
 507              format << BRW_SURFACE_FORMAT_SHIFT |
 508              (irb->mt->array_spacing_lod0 ? GEN7_SURFACE_ARYSPC_LOD0
 509                                           : GEN7_SURFACE_ARYSPC_FULL) |
 510              gen7_surface_tiling_mode(region->tiling);
 511
 512    if (irb->mt->align_h == 4)
 513       surf[0] |= GEN7_SURFACE_VALIGN_4;
 514    if (irb->mt->align_w == 8)
 515       surf[0] |= GEN7_SURFACE_HALIGN_8;
 516
 517    /* reloc */
 518    surf[1] = intel_renderbuffer_tile_offsets(irb, &tile_x, &tile_y) +
 519              region->bo->offset; /* reloc */
 520
 521    assert(brw->has_surface_tile_offset);
 522    /* Note that the low bits of these fields are missing, so
 523     * there's the possibility of getting in trouble.
 524     */
 525    assert(tile_x % 4 == 0);
 526    assert(tile_y % 2 == 0);
 527    surf[5] = SET_FIELD(tile_x / 4, BRW_SURFACE_X_OFFSET) |
 528              SET_FIELD(tile_y / 2, BRW_SURFACE_Y_OFFSET);
 529
 530    surf[2] = SET_FIELD(rb->Width - 1, GEN7_SURFACE_WIDTH) |
 531              SET_FIELD(rb->Height - 1, GEN7_SURFACE_HEIGHT);
 532    surf[3] = (region->pitch * region->cpp) - 1;
 533
 534    surf[4] = gen7_surface_msaa_bits(irb->mt->num_samples, irb->mt->msaa_layout);
 535
 536    if (irb->mt->msaa_layout == INTEL_MSAA_LAYOUT_CMS) {
 537       gen7_set_surface_mcs_info(brw, surf, brw->wm.surf_offset[unit],
 538                                 irb->mt->mcs_mt, true /* is RT */);
 539    }
 540
 541    if (intel->is_haswell) {
 542       surf[7] = SET_FIELD(HSW_SCS_RED,   GEN7_SURFACE_SCS_R) |
 543                 SET_FIELD(HSW_SCS_GREEN, GEN7_SURFACE_SCS_G) |
 544                 SET_FIELD(HSW_SCS_BLUE,  GEN7_SURFACE_SCS_B) |
 545                 SET_FIELD(HSW_SCS_ALPHA, GEN7_SURFACE_SCS_A);
 546    }
 547
 548    drm_intel_bo_emit_reloc(brw->intel.batch.bo,
 549                            brw->wm.surf_offset[unit] + 4,
 550                            region->bo,
 551                            surf[1] - region->bo->offset,
 552                            I915_GEM_DOMAIN_RENDER,
 553                            I915_GEM_DOMAIN_RENDER);
 554
 555    gen7_check_surface_setup(surf, true /* is_render_target */);
 556 }
 557
 558 void
 559 gen7_init_vtable_surface_functions(struct brw_context *brw)
 560 {
 561    struct intel_context *intel = &brw->intel;
 562
 563    intel->vtbl.update_texture_surface = gen7_update_texture_surface;
 564    intel->vtbl.update_renderbuffer_surface = gen7_update_renderbuffer_surface;
 565    intel->vtbl.update_null_renderbuffer_surface =
 566       gen7_update_null_renderbuffer_surface;
 567    intel->vtbl.create_constant_surface = gen7_create_constant_surface;
 568 }