target/arm/cpu.h

   1 /*
   2  * ARM virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #ifndef ARM_CPU_H
  21 #define ARM_CPU_H
  22
  23 #include "kvm-consts.h"
  24
  25 #if defined(TARGET_AARCH64)
  26   /* AArch64 definitions */
  27 #  define TARGET_LONG_BITS 64
  28 #else
  29 #  define TARGET_LONG_BITS 32
  30 #endif
  31
  32 #define CPUArchState struct CPUARMState
  33
  34 #include "qemu-common.h"
  35 #include "cpu-qom.h"
  36 #include "exec/cpu-defs.h"
  37
  38 #include "fpu/softfloat.h"
  39
  40 #define EXCP_UDEF            1   /* undefined instruction */
  41 #define EXCP_SWI             2   /* software interrupt */
  42 #define EXCP_PREFETCH_ABORT  3
  43 #define EXCP_DATA_ABORT      4
  44 #define EXCP_IRQ             5
  45 #define EXCP_FIQ             6
  46 #define EXCP_BKPT            7
  47 #define EXCP_EXCEPTION_EXIT  8   /* Return from v7M exception.  */
  48 #define EXCP_KERNEL_TRAP     9   /* Jumped to kernel code page.  */
  49 #define EXCP_HVC            11   /* HyperVisor Call */
  50 #define EXCP_HYP_TRAP       12
  51 #define EXCP_SMC            13   /* Secure Monitor Call */
  52 #define EXCP_VIRQ           14
  53 #define EXCP_VFIQ           15
  54 #define EXCP_SEMIHOST       16   /* semihosting call */
  55
  56 #define ARMV7M_EXCP_RESET   1
  57 #define ARMV7M_EXCP_NMI     2
  58 #define ARMV7M_EXCP_HARD    3
  59 #define ARMV7M_EXCP_MEM     4
  60 #define ARMV7M_EXCP_BUS     5
  61 #define ARMV7M_EXCP_USAGE   6
  62 #define ARMV7M_EXCP_SVC     11
  63 #define ARMV7M_EXCP_DEBUG   12
  64 #define ARMV7M_EXCP_PENDSV  14
  65 #define ARMV7M_EXCP_SYSTICK 15
  66
  67 /* ARM-specific interrupt pending bits.  */
  68 #define CPU_INTERRUPT_FIQ   CPU_INTERRUPT_TGT_EXT_1
  69 #define CPU_INTERRUPT_VIRQ  CPU_INTERRUPT_TGT_EXT_2
  70 #define CPU_INTERRUPT_VFIQ  CPU_INTERRUPT_TGT_EXT_3
  71
  72 /* The usual mapping for an AArch64 system register to its AArch32
  73  * counterpart is for the 32 bit world to have access to the lower
  74  * half only (with writes leaving the upper half untouched). It's
  75  * therefore useful to be able to pass TCG the offset of the least
  76  * significant half of a uint64_t struct member.
  77  */
  78 #ifdef HOST_WORDS_BIGENDIAN
  79 #define offsetoflow32(S, M) (offsetof(S, M) + sizeof(uint32_t))
  80 #define offsetofhigh32(S, M) offsetof(S, M)
  81 #else
  82 #define offsetoflow32(S, M) offsetof(S, M)
  83 #define offsetofhigh32(S, M) (offsetof(S, M) + sizeof(uint32_t))
  84 #endif
  85
  86 /* Meanings of the ARMCPU object's four inbound GPIO lines */
  87 #define ARM_CPU_IRQ 0
  88 #define ARM_CPU_FIQ 1
  89 #define ARM_CPU_VIRQ 2
  90 #define ARM_CPU_VFIQ 3
  91
  92 #define NB_MMU_MODES 7
  93 /* ARM-specific extra insn start words:
  94  * 1: Conditional execution bits
  95  * 2: Partial exception syndrome for data aborts
  96  */
  97 #define TARGET_INSN_START_EXTRA_WORDS 2
  98
  99 /* The 2nd extra word holding syndrome info for data aborts does not use
 100  * the upper 6 bits nor the lower 14 bits. We mask and shift it down to
 101  * help the sleb128 encoder do a better job.
 102  * When restoring the CPU state, we shift it back up.
 103  */
 104 #define ARM_INSN_START_WORD2_MASK ((1 << 26) - 1)
 105 #define ARM_INSN_START_WORD2_SHIFT 14
 106
 107 /* We currently assume float and double are IEEE single and double
 108    precision respectively.
 109    Doing runtime conversions is tricky because VFP registers may contain
 110    integer values (eg. as the result of a FTOSI instruction).
 111    s<2n> maps to the least significant half of d<n>
 112    s<2n+1> maps to the most significant half of d<n>
 113  */
 114
 115 /* CPU state for each instance of a generic timer (in cp15 c14) */
 116 typedef struct ARMGenericTimer {
 117     uint64_t cval; /* Timer CompareValue register */
 118     uint64_t ctl; /* Timer Control register */
 119 } ARMGenericTimer;
 120
 121 #define GTIMER_PHYS 0
 122 #define GTIMER_VIRT 1
 123 #define GTIMER_HYP  2
 124 #define GTIMER_SEC  3
 125 #define NUM_GTIMERS 4
 126
 127 typedef struct {
 128     uint64_t raw_tcr;
 129     uint32_t mask;
 130     uint32_t base_mask;
 131 } TCR;
 132
 133 typedef struct CPUARMState {
 134     /* Regs for current mode.  */
 135     uint32_t regs[16];
 136
 137     /* 32/64 switch only happens when taking and returning from
 138      * exceptions so the overlap semantics are taken care of then
 139      * instead of having a complicated union.
 140      */
 141     /* Regs for A64 mode.  */
 142     uint64_t xregs[32];
 143     uint64_t pc;
 144     /* PSTATE isn't an architectural register for ARMv8. However, it is
 145      * convenient for us to assemble the underlying state into a 32 bit format
 146      * identical to the architectural format used for the SPSR. (This is also
 147      * what the Linux kernel's 'pstate' field in signal handlers and KVM's
 148      * 'pstate' register are.) Of the PSTATE bits:
 149      *  NZCV are kept in the split out env->CF/VF/NF/ZF, (which have the same
 150      *    semantics as for AArch32, as described in the comments on each field)
 151      *  nRW (also known as M[4]) is kept, inverted, in env->aarch64
 152      *  DAIF (exception masks) are kept in env->daif
 153      *  all other bits are stored in their correct places in env->pstate
 154      */
 155     uint32_t pstate;
 156     uint32_t aarch64; /* 1 if CPU is in aarch64 state; inverse of PSTATE.nRW */
 157
 158     /* Frequently accessed CPSR bits are stored separately for efficiency.
 159        This contains all the other bits.  Use cpsr_{read,write} to access
 160        the whole CPSR.  */
 161     uint32_t uncached_cpsr;
 162     uint32_t spsr;
 163
 164     /* Banked registers.  */
 165     uint64_t banked_spsr[8];
 166     uint32_t banked_r13[8];
 167     uint32_t banked_r14[8];
 168
 169     /* These hold r8-r12.  */
 170     uint32_t usr_regs[5];
 171     uint32_t fiq_regs[5];
 172
 173     /* cpsr flag cache for faster execution */
 174     uint32_t CF; /* 0 or 1 */
 175     uint32_t VF; /* V is the bit 31. All other bits are undefined */
 176     uint32_t NF; /* N is bit 31. All other bits are undefined.  */
 177     uint32_t ZF; /* Z set if zero.  */
 178     uint32_t QF; /* 0 or 1 */
 179     uint32_t GE; /* cpsr[19:16] */
 180     uint32_t thumb; /* cpsr[5]. 0 = arm mode, 1 = thumb mode. */
 181     uint32_t condexec_bits; /* IT bits.  cpsr[15:10,26:25].  */
 182     uint64_t daif; /* exception masks, in the bits they are in PSTATE */
 183
 184     uint64_t elr_el[4]; /* AArch64 exception link regs  */
 185     uint64_t sp_el[4]; /* AArch64 banked stack pointers */
 186
 187     /* System control coprocessor (cp15) */
 188     struct {
 189         uint32_t c0_cpuid;
 190         union { /* Cache size selection */
 191             struct {
 192                 uint64_t _unused_csselr0;
 193                 uint64_t csselr_ns;
 194                 uint64_t _unused_csselr1;
 195                 uint64_t csselr_s;
 196             };
 197             uint64_t csselr_el[4];
 198         };
 199         union { /* System control register. */
 200             struct {
 201                 uint64_t _unused_sctlr;
 202                 uint64_t sctlr_ns;
 203                 uint64_t hsctlr;
 204                 uint64_t sctlr_s;
 205             };
 206             uint64_t sctlr_el[4];
 207         };
 208         uint64_t cpacr_el1; /* Architectural feature access control register */
 209         uint64_t cptr_el[4];  /* ARMv8 feature trap registers */
 210         uint32_t c1_xscaleauxcr; /* XScale auxiliary control register.  */
 211         uint64_t sder; /* Secure debug enable register. */
 212         uint32_t nsacr; /* Non-secure access control register. */
 213         union { /* MMU translation table base 0. */
 214             struct {
 215                 uint64_t _unused_ttbr0_0;
 216                 uint64_t ttbr0_ns;
 217                 uint64_t _unused_ttbr0_1;
 218                 uint64_t ttbr0_s;
 219             };
 220             uint64_t ttbr0_el[4];
 221         };
 222         union { /* MMU translation table base 1. */
 223             struct {
 224                 uint64_t _unused_ttbr1_0;
 225                 uint64_t ttbr1_ns;
 226                 uint64_t _unused_ttbr1_1;
 227                 uint64_t ttbr1_s;
 228             };
 229             uint64_t ttbr1_el[4];
 230         };
 231         uint64_t vttbr_el2; /* Virtualization Translation Table Base.  */
 232         /* MMU translation table base control. */
 233         TCR tcr_el[4];
 234         TCR vtcr_el2; /* Virtualization Translation Control.  */
 235         uint32_t c2_data; /* MPU data cacheable bits.  */
 236         uint32_t c2_insn; /* MPU instruction cacheable bits.  */
 237         union { /* MMU domain access control register
 238                  * MPU write buffer control.
 239                  */
 240             struct {
 241                 uint64_t dacr_ns;
 242                 uint64_t dacr_s;
 243             };
 244             struct {
 245                 uint64_t dacr32_el2;
 246             };
 247         };
 248         uint32_t pmsav5_data_ap; /* PMSAv5 MPU data access permissions */
 249         uint32_t pmsav5_insn_ap; /* PMSAv5 MPU insn access permissions */
 250         uint64_t hcr_el2; /* Hypervisor configuration register */
 251         uint64_t scr_el3; /* Secure configuration register.  */
 252         union { /* Fault status registers.  */
 253             struct {
 254                 uint64_t ifsr_ns;
 255                 uint64_t ifsr_s;
 256             };
 257             struct {
 258                 uint64_t ifsr32_el2;
 259             };
 260         };
 261         union {
 262             struct {
 263                 uint64_t _unused_dfsr;
 264                 uint64_t dfsr_ns;
 265                 uint64_t hsr;
 266                 uint64_t dfsr_s;
 267             };
 268             uint64_t esr_el[4];
 269         };
 270         uint32_t c6_region[8]; /* MPU base/size registers.  */
 271         union { /* Fault address registers. */
 272             struct {
 273                 uint64_t _unused_far0;
 274 #ifdef HOST_WORDS_BIGENDIAN
 275                 uint32_t ifar_ns;
 276                 uint32_t dfar_ns;
 277                 uint32_t ifar_s;
 278                 uint32_t dfar_s;
 279 #else
 280                 uint32_t dfar_ns;
 281                 uint32_t ifar_ns;
 282                 uint32_t dfar_s;
 283                 uint32_t ifar_s;
 284 #endif
 285                 uint64_t _unused_far3;
 286             };
 287             uint64_t far_el[4];
 288         };
 289         uint64_t hpfar_el2;
 290         uint64_t hstr_el2;
 291         union { /* Translation result. */
 292             struct {
 293                 uint64_t _unused_par_0;
 294                 uint64_t par_ns;
 295                 uint64_t _unused_par_1;
 296                 uint64_t par_s;
 297             };
 298             uint64_t par_el[4];
 299         };
 300
 301         uint32_t c6_rgnr;
 302
 303         uint32_t c9_insn; /* Cache lockdown registers.  */
 304         uint32_t c9_data;
 305         uint64_t c9_pmcr; /* performance monitor control register */
 306         uint64_t c9_pmcnten; /* perf monitor counter enables */
 307         uint32_t c9_pmovsr; /* perf monitor overflow status */
 308         uint32_t c9_pmxevtyper; /* perf monitor event type */
 309         uint32_t c9_pmuserenr; /* perf monitor user enable */
 310         uint32_t c9_pminten; /* perf monitor interrupt enables */
 311         union { /* Memory attribute redirection */
 312             struct {
 313 #ifdef HOST_WORDS_BIGENDIAN
 314                 uint64_t _unused_mair_0;
 315                 uint32_t mair1_ns;
 316                 uint32_t mair0_ns;
 317                 uint64_t _unused_mair_1;
 318                 uint32_t mair1_s;
 319                 uint32_t mair0_s;
 320 #else
 321                 uint64_t _unused_mair_0;
 322                 uint32_t mair0_ns;
 323                 uint32_t mair1_ns;
 324                 uint64_t _unused_mair_1;
 325                 uint32_t mair0_s;
 326                 uint32_t mair1_s;
 327 #endif
 328             };
 329             uint64_t mair_el[4];
 330         };
 331         union { /* vector base address register */
 332             struct {
 333                 uint64_t _unused_vbar;
 334                 uint64_t vbar_ns;
 335                 uint64_t hvbar;
 336                 uint64_t vbar_s;
 337             };
 338             uint64_t vbar_el[4];
 339         };
 340         uint32_t mvbar; /* (monitor) vector base address register */
 341         struct { /* FCSE PID. */
 342             uint32_t fcseidr_ns;
 343             uint32_t fcseidr_s;
 344         };
 345         union { /* Context ID. */
 346             struct {
 347                 uint64_t _unused_contextidr_0;
 348                 uint64_t contextidr_ns;
 349                 uint64_t _unused_contextidr_1;
 350                 uint64_t contextidr_s;
 351             };
 352             uint64_t contextidr_el[4];
 353         };
 354         union { /* User RW Thread register. */
 355             struct {
 356                 uint64_t tpidrurw_ns;
 357                 uint64_t tpidrprw_ns;
 358                 uint64_t htpidr;
 359                 uint64_t _tpidr_el3;
 360             };
 361             uint64_t tpidr_el[4];
 362         };
 363         /* The secure banks of these registers don't map anywhere */
 364         uint64_t tpidrurw_s;
 365         uint64_t tpidrprw_s;
 366         uint64_t tpidruro_s;
 367
 368         union { /* User RO Thread register. */
 369             uint64_t tpidruro_ns;
 370             uint64_t tpidrro_el[1];
 371         };
 372         uint64_t c14_cntfrq; /* Counter Frequency register */
 373         uint64_t c14_cntkctl; /* Timer Control register */
 374         uint32_t cnthctl_el2; /* Counter/Timer Hyp Control register */
 375         uint64_t cntvoff_el2; /* Counter Virtual Offset register */
 376         ARMGenericTimer c14_timer[NUM_GTIMERS];
 377         uint32_t c15_cpar; /* XScale Coprocessor Access Register */
 378         uint32_t c15_ticonfig; /* TI925T configuration byte.  */
 379         uint32_t c15_i_max; /* Maximum D-cache dirty line index.  */
 380         uint32_t c15_i_min; /* Minimum D-cache dirty line index.  */
 381         uint32_t c15_threadid; /* TI debugger thread-ID.  */
 382         uint32_t c15_config_base_address; /* SCU base address.  */
 383         uint32_t c15_diagnostic; /* diagnostic register */
 384         uint32_t c15_power_diagnostic;
 385         uint32_t c15_power_control; /* power control */
 386         uint64_t dbgbvr[16]; /* breakpoint value registers */
 387         uint64_t dbgbcr[16]; /* breakpoint control registers */
 388         uint64_t dbgwvr[16]; /* watchpoint value registers */
 389         uint64_t dbgwcr[16]; /* watchpoint control registers */
 390         uint64_t mdscr_el1;
 391         uint64_t oslsr_el1; /* OS Lock Status */
 392         uint64_t mdcr_el2;
 393         uint64_t mdcr_el3;
 394         /* If the counter is enabled, this stores the last time the counter
 395          * was reset. Otherwise it stores the counter value
 396          */
 397         uint64_t c15_ccnt;
 398         uint64_t pmccfiltr_el0; /* Performance Monitor Filter Register */
 399         uint64_t vpidr_el2; /* Virtualization Processor ID Register */
 400         uint64_t vmpidr_el2; /* Virtualization Multiprocessor ID Register */
 401     } cp15;
 402
 403     struct {
 404         uint32_t other_sp;
 405         uint32_t vecbase;
 406         uint32_t basepri;
 407         uint32_t control;
 408         int current_sp;
 409         int exception;
 410     } v7m;
 411
 412     /* Information associated with an exception about to be taken:
 413      * code which raises an exception must set cs->exception_index and
 414      * the relevant parts of this structure; the cpu_do_interrupt function
 415      * will then set the guest-visible registers as part of the exception
 416      * entry process.
 417      */
 418     struct {
 419         uint32_t syndrome; /* AArch64 format syndrome register */
 420         uint32_t fsr; /* AArch32 format fault status register info */
 421         uint64_t vaddress; /* virtual addr associated with exception, if any */
 422         uint32_t target_el; /* EL the exception should be targeted for */
 423         /* If we implement EL2 we will also need to store information
 424          * about the intermediate physical address for stage 2 faults.
 425          */
 426     } exception;
 427
 428     /* Thumb-2 EE state.  */
 429     uint32_t teecr;
 430     uint32_t teehbr;
 431
 432     /* VFP coprocessor state.  */
 433     struct {
 434         /* VFP/Neon register state. Note that the mapping between S, D and Q
 435          * views of the register bank differs between AArch64 and AArch32:
 436          * In AArch32:
 437          *  Qn = regs[2n+1]:regs[2n]
 438          *  Dn = regs[n]
 439          *  Sn = regs[n/2] bits 31..0 for even n, and bits 63..32 for odd n
 440          * (and regs[32] to regs[63] are inaccessible)
 441          * In AArch64:
 442          *  Qn = regs[2n+1]:regs[2n]
 443          *  Dn = regs[2n]
 444          *  Sn = regs[2n] bits 31..0
 445          * This corresponds to the architecturally defined mapping between
 446          * the two execution states, and means we do not need to explicitly
 447          * map these registers when changing states.
 448          */
 449         float64 regs[64];
 450
 451         uint32_t xregs[16];
 452         /* We store these fpcsr fields separately for convenience.  */
 453         int vec_len;
 454         int vec_stride;
 455
 456         /* scratch space when Tn are not sufficient.  */
 457         uint32_t scratch[8];
 458
 459         /* fp_status is the "normal" fp status. standard_fp_status retains
 460          * values corresponding to the ARM "Standard FPSCR Value", ie
 461          * default-NaN, flush-to-zero, round-to-nearest and is used by
 462          * any operations (generally Neon) which the architecture defines
 463          * as controlled by the standard FPSCR value rather than the FPSCR.
 464          *
 465          * To avoid having to transfer exception bits around, we simply
 466          * say that the FPSCR cumulative exception flags are the logical
 467          * OR of the flags in the two fp statuses. This relies on the
 468          * only thing which needs to read the exception flags being
 469          * an explicit FPSCR read.
 470          */
 471         float_status fp_status;
 472         float_status standard_fp_status;
 473     } vfp;
 474     uint64_t exclusive_addr;
 475     uint64_t exclusive_val;
 476     uint64_t exclusive_high;
 477
 478     /* iwMMXt coprocessor state.  */
 479     struct {
 480         uint64_t regs[16];
 481         uint64_t val;
 482
 483         uint32_t cregs[16];
 484     } iwmmxt;
 485
 486 #if defined(CONFIG_USER_ONLY)
 487     /* For usermode syscall translation.  */
 488     int eabi;
 489 #endif
 490
 491     struct CPUBreakpoint *cpu_breakpoint[16];
 492     struct CPUWatchpoint *cpu_watchpoint[16];
 493
 494     CPU_COMMON
 495
 496     /* These fields after the common ones so they are preserved on reset.  */
 497
 498     /* Internal CPU feature flags.  */
 499     uint64_t features;
 500
 501     /* PMSAv7 MPU */
 502     struct {
 503         uint32_t *drbar;
 504         uint32_t *drsr;
 505         uint32_t *dracr;
 506     } pmsav7;
 507
 508     void *nvic;
 509     const struct arm_boot_info *boot_info;
 510 } CPUARMState;
 511
 512 /**
 513  * ARMELChangeHook:
 514  * type of a function which can be registered via arm_register_el_change_hook()
 515  * to get callbacks when the CPU changes its exception level or mode.
 516  */
 517 typedef void ARMELChangeHook(ARMCPU *cpu, void *opaque);
 518
 519 /**
 520  * ARMCPU:
 521  * @env: #CPUARMState
 522  *
 523  * An ARM CPU core.
 524  */
 525 struct ARMCPU {
 526     /*< private >*/
 527     CPUState parent_obj;
 528     /*< public >*/
 529
 530     CPUARMState env;
 531
 532     /* Coprocessor information */
 533     GHashTable *cp_regs;
 534     /* For marshalling (mostly coprocessor) register state between the
 535      * kernel and QEMU (for KVM) and between two QEMUs (for migration),
 536      * we use these arrays.
 537      */
 538     /* List of register indexes managed via these arrays; (full KVM style
 539      * 64 bit indexes, not CPRegInfo 32 bit indexes)
 540      */
 541     uint64_t *cpreg_indexes;
 542     /* Values of the registers (cpreg_indexes[i]'s value is cpreg_values[i]) */
 543     uint64_t *cpreg_values;
 544     /* Length of the indexes, values, reset_values arrays */
 545     int32_t cpreg_array_len;
 546     /* These are used only for migration: incoming data arrives in
 547      * these fields and is sanity checked in post_load before copying
 548      * to the working data structures above.
 549      */
 550     uint64_t *cpreg_vmstate_indexes;
 551     uint64_t *cpreg_vmstate_values;
 552     int32_t cpreg_vmstate_array_len;
 553
 554     /* Timers used by the generic (architected) timer */
 555     QEMUTimer *gt_timer[NUM_GTIMERS];
 556     /* GPIO outputs for generic timer */
 557     qemu_irq gt_timer_outputs[NUM_GTIMERS];
 558
 559     /* MemoryRegion to use for secure physical accesses */
 560     MemoryRegion *secure_memory;
 561
 562     /* 'compatible' string for this CPU for Linux device trees */
 563     const char *dtb_compatible;
 564
 565     /* PSCI version for this CPU
 566      * Bits[31:16] = Major Version
 567      * Bits[15:0] = Minor Version
 568      */
 569     uint32_t psci_version;
 570
 571     /* Should CPU start in PSCI powered-off state? */
 572     bool start_powered_off;
 573     /* CPU currently in PSCI powered-off state */
 574     bool powered_off;
 575     /* CPU has security extension */
 576     bool has_el3;
 577     /* CPU has PMU (Performance Monitor Unit) */
 578     bool has_pmu;
 579
 580     /* CPU has memory protection unit */
 581     bool has_mpu;
 582     /* PMSAv7 MPU number of supported regions */
 583     uint32_t pmsav7_dregion;
 584
 585     /* PSCI conduit used to invoke PSCI methods
 586      * 0 - disabled, 1 - smc, 2 - hvc
 587      */
 588     uint32_t psci_conduit;
 589
 590     /* [QEMU_]KVM_ARM_TARGET_* constant for this CPU, or
 591      * QEMU_KVM_ARM_TARGET_NONE if the kernel doesn't support this CPU type.
 592      */
 593     uint32_t kvm_target;
 594
 595     /* KVM init features for this CPU */
 596     uint32_t kvm_init_features[7];
 597
 598     /* Uniprocessor system with MP extensions */
 599     bool mp_is_up;
 600
 601     /* The instance init functions for implementation-specific subclasses
 602      * set these fields to specify the implementation-dependent values of
 603      * various constant registers and reset values of non-constant
 604      * registers.
 605      * Some of these might become QOM properties eventually.
 606      * Field names match the official register names as defined in the
 607      * ARMv7AR ARM Architecture Reference Manual. A reset_ prefix
 608      * is used for reset values of non-constant registers; no reset_
 609      * prefix means a constant register.
 610      */
 611     uint32_t midr;
 612     uint32_t revidr;
 613     uint32_t reset_fpsid;
 614     uint32_t mvfr0;
 615     uint32_t mvfr1;
 616     uint32_t mvfr2;
 617     uint32_t ctr;
 618     uint32_t reset_sctlr;
 619     uint32_t id_pfr0;
 620     uint32_t id_pfr1;
 621     uint32_t id_dfr0;
 622     uint32_t pmceid0;
 623     uint32_t pmceid1;
 624     uint32_t id_afr0;
 625     uint32_t id_mmfr0;
 626     uint32_t id_mmfr1;
 627     uint32_t id_mmfr2;
 628     uint32_t id_mmfr3;
 629     uint32_t id_mmfr4;
 630     uint32_t id_isar0;
 631     uint32_t id_isar1;
 632     uint32_t id_isar2;
 633     uint32_t id_isar3;
 634     uint32_t id_isar4;
 635     uint32_t id_isar5;
 636     uint64_t id_aa64pfr0;
 637     uint64_t id_aa64pfr1;
 638     uint64_t id_aa64dfr0;
 639     uint64_t id_aa64dfr1;
 640     uint64_t id_aa64afr0;
 641     uint64_t id_aa64afr1;
 642     uint64_t id_aa64isar0;
 643     uint64_t id_aa64isar1;
 644     uint64_t id_aa64mmfr0;
 645     uint64_t id_aa64mmfr1;
 646     uint32_t dbgdidr;
 647     uint32_t clidr;
 648     uint64_t mp_affinity; /* MP ID without feature bits */
 649     /* The elements of this array are the CCSIDR values for each cache,
 650      * in the order L1DCache, L1ICache, L2DCache, L2ICache, etc.
 651      */
 652     uint32_t ccsidr[16];
 653     uint64_t reset_cbar;
 654     uint32_t reset_auxcr;
 655     bool reset_hivecs;
 656     /* DCZ blocksize, in log_2(words), ie low 4 bits of DCZID_EL0 */
 657     uint32_t dcz_blocksize;
 658     uint64_t rvbar;
 659
 660     ARMELChangeHook *el_change_hook;
 661     void *el_change_hook_opaque;
 662 };
 663
 664 static inline ARMCPU *arm_env_get_cpu(CPUARMState *env)
 665 {
 666     return container_of(env, ARMCPU, env);
 667 }
 668
 669 #define ENV_GET_CPU(e) CPU(arm_env_get_cpu(e))
 670
 671 #define ENV_OFFSET offsetof(ARMCPU, env)
 672
 673 #ifndef CONFIG_USER_ONLY
 674 extern const struct VMStateDescription vmstate_arm_cpu;
 675 #endif
 676
 677 void arm_cpu_do_interrupt(CPUState *cpu);
 678 void arm_v7m_cpu_do_interrupt(CPUState *cpu);
 679 bool arm_cpu_exec_interrupt(CPUState *cpu, int int_req);
 680
 681 void arm_cpu_dump_state(CPUState *cs, FILE *f, fprintf_function cpu_fprintf,
 682                         int flags);
 683
 684 hwaddr arm_cpu_get_phys_page_attrs_debug(CPUState *cpu, vaddr addr,
 685                                          MemTxAttrs *attrs);
 686
 687 int arm_cpu_gdb_read_register(CPUState *cpu, uint8_t *buf, int reg);
 688 int arm_cpu_gdb_write_register(CPUState *cpu, uint8_t *buf, int reg);
 689
 690 int arm_cpu_write_elf64_note(WriteCoreDumpFunction f, CPUState *cs,
 691                              int cpuid, void *opaque);
 692 int arm_cpu_write_elf32_note(WriteCoreDumpFunction f, CPUState *cs,
 693                              int cpuid, void *opaque);
 694
 695 #ifdef TARGET_AARCH64
 696 int aarch64_cpu_gdb_read_register(CPUState *cpu, uint8_t *buf, int reg);
 697 int aarch64_cpu_gdb_write_register(CPUState *cpu, uint8_t *buf, int reg);
 698 #endif
 699
 700 ARMCPU *cpu_arm_init(const char *cpu_model);
 701 target_ulong do_arm_semihosting(CPUARMState *env);
 702 void aarch64_sync_32_to_64(CPUARMState *env);
 703 void aarch64_sync_64_to_32(CPUARMState *env);
 704
 705 static inline bool is_a64(CPUARMState *env)
 706 {
 707     return env->aarch64;
 708 }
 709
 710 /* you can call this signal handler from your SIGBUS and SIGSEGV
 711    signal handlers to inform the virtual CPU of exceptions. non zero
 712    is returned if the signal was handled by the virtual CPU.  */
 713 int cpu_arm_signal_handler(int host_signum, void *pinfo,
 714                            void *puc);
 715
 716 /**
 717  * pmccntr_sync
 718  * @env: CPUARMState
 719  *
 720  * Synchronises the counter in the PMCCNTR. This must always be called twice,
 721  * once before any action that might affect the timer and again afterwards.
 722  * The function is used to swap the state of the register if required.
 723  * This only happens when not in user mode (!CONFIG_USER_ONLY)
 724  */
 725 void pmccntr_sync(CPUARMState *env);
 726
 727 /* SCTLR bit meanings. Several bits have been reused in newer
 728  * versions of the architecture; in that case we define constants
 729  * for both old and new bit meanings. Code which tests against those
 730  * bits should probably check or otherwise arrange that the CPU
 731  * is the architectural version it expects.
 732  */
 733 #define SCTLR_M       (1U << 0)
 734 #define SCTLR_A       (1U << 1)
 735 #define SCTLR_C       (1U << 2)
 736 #define SCTLR_W       (1U << 3) /* up to v6; RAO in v7 */
 737 #define SCTLR_SA      (1U << 3)
 738 #define SCTLR_P       (1U << 4) /* up to v5; RAO in v6 and v7 */
 739 #define SCTLR_SA0     (1U << 4) /* v8 onward, AArch64 only */
 740 #define SCTLR_D       (1U << 5) /* up to v5; RAO in v6 */
 741 #define SCTLR_CP15BEN (1U << 5) /* v7 onward */
 742 #define SCTLR_L       (1U << 6) /* up to v5; RAO in v6 and v7; RAZ in v8 */
 743 #define SCTLR_B       (1U << 7) /* up to v6; RAZ in v7 */
 744 #define SCTLR_ITD     (1U << 7) /* v8 onward */
 745 #define SCTLR_S       (1U << 8) /* up to v6; RAZ in v7 */
 746 #define SCTLR_SED     (1U << 8) /* v8 onward */
 747 #define SCTLR_R       (1U << 9) /* up to v6; RAZ in v7 */
 748 #define SCTLR_UMA     (1U << 9) /* v8 onward, AArch64 only */
 749 #define SCTLR_F       (1U << 10) /* up to v6 */
 750 #define SCTLR_SW      (1U << 10) /* v7 onward */
 751 #define SCTLR_Z       (1U << 11)
 752 #define SCTLR_I       (1U << 12)
 753 #define SCTLR_V       (1U << 13)
 754 #define SCTLR_RR      (1U << 14) /* up to v7 */
 755 #define SCTLR_DZE     (1U << 14) /* v8 onward, AArch64 only */
 756 #define SCTLR_L4      (1U << 15) /* up to v6; RAZ in v7 */
 757 #define SCTLR_UCT     (1U << 15) /* v8 onward, AArch64 only */
 758 #define SCTLR_DT      (1U << 16) /* up to ??, RAO in v6 and v7 */
 759 #define SCTLR_nTWI    (1U << 16) /* v8 onward */
 760 #define SCTLR_HA      (1U << 17)
 761 #define SCTLR_BR      (1U << 17) /* PMSA only */
 762 #define SCTLR_IT      (1U << 18) /* up to ??, RAO in v6 and v7 */
 763 #define SCTLR_nTWE    (1U << 18) /* v8 onward */
 764 #define SCTLR_WXN     (1U << 19)
 765 #define SCTLR_ST      (1U << 20) /* up to ??, RAZ in v6 */
 766 #define SCTLR_UWXN    (1U << 20) /* v7 onward */
 767 #define SCTLR_FI      (1U << 21)
 768 #define SCTLR_U       (1U << 22)
 769 #define SCTLR_XP      (1U << 23) /* up to v6; v7 onward RAO */
 770 #define SCTLR_VE      (1U << 24) /* up to v7 */
 771 #define SCTLR_E0E     (1U << 24) /* v8 onward, AArch64 only */
 772 #define SCTLR_EE      (1U << 25)
 773 #define SCTLR_L2      (1U << 26) /* up to v6, RAZ in v7 */
 774 #define SCTLR_UCI     (1U << 26) /* v8 onward, AArch64 only */
 775 #define SCTLR_NMFI    (1U << 27)
 776 #define SCTLR_TRE     (1U << 28)
 777 #define SCTLR_AFE     (1U << 29)
 778 #define SCTLR_TE      (1U << 30)
 779
 780 #define CPTR_TCPAC    (1U << 31)
 781 #define CPTR_TTA      (1U << 20)
 782 #define CPTR_TFP      (1U << 10)
 783
 784 #define MDCR_EPMAD    (1U << 21)
 785 #define MDCR_EDAD     (1U << 20)
 786 #define MDCR_SPME     (1U << 17)
 787 #define MDCR_SDD      (1U << 16)
 788 #define MDCR_SPD      (3U << 14)
 789 #define MDCR_TDRA     (1U << 11)
 790 #define MDCR_TDOSA    (1U << 10)
 791 #define MDCR_TDA      (1U << 9)
 792 #define MDCR_TDE      (1U << 8)
 793 #define MDCR_HPME     (1U << 7)
 794 #define MDCR_TPM      (1U << 6)
 795 #define MDCR_TPMCR    (1U << 5)
 796
 797 /* Not all of the MDCR_EL3 bits are present in the 32-bit SDCR */
 798 #define SDCR_VALID_MASK (MDCR_EPMAD | MDCR_EDAD | MDCR_SPME | MDCR_SPD)
 799
 800 #define CPSR_M (0x1fU)
 801 #define CPSR_T (1U << 5)
 802 #define CPSR_F (1U << 6)
 803 #define CPSR_I (1U << 7)
 804 #define CPSR_A (1U << 8)
 805 #define CPSR_E (1U << 9)
 806 #define CPSR_IT_2_7 (0xfc00U)
 807 #define CPSR_GE (0xfU << 16)
 808 #define CPSR_IL (1U << 20)
 809 /* Note that the RESERVED bits include bit 21, which is PSTATE_SS in
 810  * an AArch64 SPSR but RES0 in AArch32 SPSR and CPSR. In QEMU we use
 811  * env->uncached_cpsr bit 21 to store PSTATE.SS when executing in AArch32,
 812  * where it is live state but not accessible to the AArch32 code.
 813  */
 814 #define CPSR_RESERVED (0x7U << 21)
 815 #define CPSR_J (1U << 24)
 816 #define CPSR_IT_0_1 (3U << 25)
 817 #define CPSR_Q (1U << 27)
 818 #define CPSR_V (1U << 28)
 819 #define CPSR_C (1U << 29)
 820 #define CPSR_Z (1U << 30)
 821 #define CPSR_N (1U << 31)
 822 #define CPSR_NZCV (CPSR_N | CPSR_Z | CPSR_C | CPSR_V)
 823 #define CPSR_AIF (CPSR_A | CPSR_I | CPSR_F)
 824
 825 #define CPSR_IT (CPSR_IT_0_1 | CPSR_IT_2_7)
 826 #define CACHED_CPSR_BITS (CPSR_T | CPSR_AIF | CPSR_GE | CPSR_IT | CPSR_Q \
 827     | CPSR_NZCV)
 828 /* Bits writable in user mode.  */
 829 #define CPSR_USER (CPSR_NZCV | CPSR_Q | CPSR_GE)
 830 /* Execution state bits.  MRS read as zero, MSR writes ignored.  */
 831 #define CPSR_EXEC (CPSR_T | CPSR_IT | CPSR_J | CPSR_IL)
 832 /* Mask of bits which may be set by exception return copying them from SPSR */
 833 #define CPSR_ERET_MASK (~CPSR_RESERVED)
 834
 835 #define TTBCR_N      (7U << 0) /* TTBCR.EAE==0 */
 836 #define TTBCR_T0SZ   (7U << 0) /* TTBCR.EAE==1 */
 837 #define TTBCR_PD0    (1U << 4)
 838 #define TTBCR_PD1    (1U << 5)
 839 #define TTBCR_EPD0   (1U << 7)
 840 #define TTBCR_IRGN0  (3U << 8)
 841 #define TTBCR_ORGN0  (3U << 10)
 842 #define TTBCR_SH0    (3U << 12)
 843 #define TTBCR_T1SZ   (3U << 16)
 844 #define TTBCR_A1     (1U << 22)
 845 #define TTBCR_EPD1   (1U << 23)
 846 #define TTBCR_IRGN1  (3U << 24)
 847 #define TTBCR_ORGN1  (3U << 26)
 848 #define TTBCR_SH1    (1U << 28)
 849 #define TTBCR_EAE    (1U << 31)
 850
 851 /* Bit definitions for ARMv8 SPSR (PSTATE) format.
 852  * Only these are valid when in AArch64 mode; in
 853  * AArch32 mode SPSRs are basically CPSR-format.
 854  */
 855 #define PSTATE_SP (1U)
 856 #define PSTATE_M (0xFU)
 857 #define PSTATE_nRW (1U << 4)
 858 #define PSTATE_F (1U << 6)
 859 #define PSTATE_I (1U << 7)
 860 #define PSTATE_A (1U << 8)
 861 #define PSTATE_D (1U << 9)
 862 #define PSTATE_IL (1U << 20)
 863 #define PSTATE_SS (1U << 21)
 864 #define PSTATE_V (1U << 28)
 865 #define PSTATE_C (1U << 29)
 866 #define PSTATE_Z (1U << 30)
 867 #define PSTATE_N (1U << 31)
 868 #define PSTATE_NZCV (PSTATE_N | PSTATE_Z | PSTATE_C | PSTATE_V)
 869 #define PSTATE_DAIF (PSTATE_D | PSTATE_A | PSTATE_I | PSTATE_F)
 870 #define CACHED_PSTATE_BITS (PSTATE_NZCV | PSTATE_DAIF)
 871 /* Mode values for AArch64 */
 872 #define PSTATE_MODE_EL3h 13
 873 #define PSTATE_MODE_EL3t 12
 874 #define PSTATE_MODE_EL2h 9
 875 #define PSTATE_MODE_EL2t 8
 876 #define PSTATE_MODE_EL1h 5
 877 #define PSTATE_MODE_EL1t 4
 878 #define PSTATE_MODE_EL0t 0
 879
 880 /* Map EL and handler into a PSTATE_MODE.  */
 881 static inline unsigned int aarch64_pstate_mode(unsigned int el, bool handler)
 882 {
 883     return (el << 2) | handler;
 884 }
 885
 886 /* Return the current PSTATE value. For the moment we don't support 32<->64 bit
 887  * interprocessing, so we don't attempt to sync with the cpsr state used by
 888  * the 32 bit decoder.
 889  */
 890 static inline uint32_t pstate_read(CPUARMState *env)
 891 {
 892     int ZF;
 893
 894     ZF = (env->ZF == 0);
 895     return (env->NF & 0x80000000) | (ZF << 30)
 896         | (env->CF << 29) | ((env->VF & 0x80000000) >> 3)
 897         | env->pstate | env->daif;
 898 }
 899
 900 static inline void pstate_write(CPUARMState *env, uint32_t val)
 901 {
 902     env->ZF = (~val) & PSTATE_Z;
 903     env->NF = val;
 904     env->CF = (val >> 29) & 1;
 905     env->VF = (val << 3) & 0x80000000;
 906     env->daif = val & PSTATE_DAIF;
 907     env->pstate = val & ~CACHED_PSTATE_BITS;
 908 }
 909
 910 /* Return the current CPSR value.  */
 911 uint32_t cpsr_read(CPUARMState *env);
 912
 913 typedef enum CPSRWriteType {
 914     CPSRWriteByInstr = 0,         /* from guest MSR or CPS */
 915     CPSRWriteExceptionReturn = 1, /* from guest exception return insn */
 916     CPSRWriteRaw = 2,             /* trust values, do not switch reg banks */
 917     CPSRWriteByGDBStub = 3,       /* from the GDB stub */
 918 } CPSRWriteType;
 919
 920 /* Set the CPSR.  Note that some bits of mask must be all-set or all-clear.*/
 921 void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask,
 922                 CPSRWriteType write_type);
 923
 924 /* Return the current xPSR value.  */
 925 static inline uint32_t xpsr_read(CPUARMState *env)
 926 {
 927     int ZF;
 928     ZF = (env->ZF == 0);
 929     return (env->NF & 0x80000000) | (ZF << 30)
 930         | (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
 931         | (env->thumb << 24) | ((env->condexec_bits & 3) << 25)
 932         | ((env->condexec_bits & 0xfc) << 8)
 933         | env->v7m.exception;
 934 }
 935
 936 /* Set the xPSR.  Note that some bits of mask must be all-set or all-clear.  */
 937 static inline void xpsr_write(CPUARMState *env, uint32_t val, uint32_t mask)
 938 {
 939     if (mask & CPSR_NZCV) {
 940         env->ZF = (~val) & CPSR_Z;
 941         env->NF = val;
 942         env->CF = (val >> 29) & 1;
 943         env->VF = (val << 3) & 0x80000000;
 944     }
 945     if (mask & CPSR_Q)
 946         env->QF = ((val & CPSR_Q) != 0);
 947     if (mask & (1 << 24))
 948         env->thumb = ((val & (1 << 24)) != 0);
 949     if (mask & CPSR_IT_0_1) {
 950         env->condexec_bits &= ~3;
 951         env->condexec_bits |= (val >> 25) & 3;
 952     }
 953     if (mask & CPSR_IT_2_7) {
 954         env->condexec_bits &= 3;
 955         env->condexec_bits |= (val >> 8) & 0xfc;
 956     }
 957     if (mask & 0x1ff) {
 958         env->v7m.exception = val & 0x1ff;
 959     }
 960 }
 961
 962 #define HCR_VM        (1ULL << 0)
 963 #define HCR_SWIO      (1ULL << 1)
 964 #define HCR_PTW       (1ULL << 2)
 965 #define HCR_FMO       (1ULL << 3)
 966 #define HCR_IMO       (1ULL << 4)
 967 #define HCR_AMO       (1ULL << 5)
 968 #define HCR_VF        (1ULL << 6)
 969 #define HCR_VI        (1ULL << 7)
 970 #define HCR_VSE       (1ULL << 8)
 971 #define HCR_FB        (1ULL << 9)
 972 #define HCR_BSU_MASK  (3ULL << 10)
 973 #define HCR_DC        (1ULL << 12)
 974 #define HCR_TWI       (1ULL << 13)
 975 #define HCR_TWE       (1ULL << 14)
 976 #define HCR_TID0      (1ULL << 15)
 977 #define HCR_TID1      (1ULL << 16)
 978 #define HCR_TID2      (1ULL << 17)
 979 #define HCR_TID3      (1ULL << 18)
 980 #define HCR_TSC       (1ULL << 19)
 981 #define HCR_TIDCP     (1ULL << 20)
 982 #define HCR_TACR      (1ULL << 21)
 983 #define HCR_TSW       (1ULL << 22)
 984 #define HCR_TPC       (1ULL << 23)
 985 #define HCR_TPU       (1ULL << 24)
 986 #define HCR_TTLB      (1ULL << 25)
 987 #define HCR_TVM       (1ULL << 26)
 988 #define HCR_TGE       (1ULL << 27)
 989 #define HCR_TDZ       (1ULL << 28)
 990 #define HCR_HCD       (1ULL << 29)
 991 #define HCR_TRVM      (1ULL << 30)
 992 #define HCR_RW        (1ULL << 31)
 993 #define HCR_CD        (1ULL << 32)
 994 #define HCR_ID        (1ULL << 33)
 995 #define HCR_MASK      ((1ULL << 34) - 1)
 996
 997 #define SCR_NS                (1U << 0)
 998 #define SCR_IRQ               (1U << 1)
 999 #define SCR_FIQ               (1U << 2)
1000 #define SCR_EA                (1U << 3)
1001 #define SCR_FW                (1U << 4)
1002 #define SCR_AW                (1U << 5)
1003 #define SCR_NET               (1U << 6)
1004 #define SCR_SMD               (1U << 7)
1005 #define SCR_HCE               (1U << 8)
1006 #define SCR_SIF               (1U << 9)
1007 #define SCR_RW                (1U << 10)
1008 #define SCR_ST                (1U << 11)
1009 #define SCR_TWI               (1U << 12)
1010 #define SCR_TWE               (1U << 13)
1011 #define SCR_AARCH32_MASK      (0x3fff & ~(SCR_RW | SCR_ST))
1012 #define SCR_AARCH64_MASK      (0x3fff & ~SCR_NET)
1013
1014 /* Return the current FPSCR value.  */
1015 uint32_t vfp_get_fpscr(CPUARMState *env);
1016 void vfp_set_fpscr(CPUARMState *env, uint32_t val);
1017
1018 /* For A64 the FPSCR is split into two logically distinct registers,
1019  * FPCR and FPSR. However since they still use non-overlapping bits
1020  * we store the underlying state in fpscr and just mask on read/write.
1021  */
1022 #define FPSR_MASK 0xf800009f
1023 #define FPCR_MASK 0x07f79f00
1024 static inline uint32_t vfp_get_fpsr(CPUARMState *env)
1025 {
1026     return vfp_get_fpscr(env) & FPSR_MASK;
1027 }
1028
1029 static inline void vfp_set_fpsr(CPUARMState *env, uint32_t val)
1030 {
1031     uint32_t new_fpscr = (vfp_get_fpscr(env) & ~FPSR_MASK) | (val & FPSR_MASK);
1032     vfp_set_fpscr(env, new_fpscr);
1033 }
1034
1035 static inline uint32_t vfp_get_fpcr(CPUARMState *env)
1036 {
1037     return vfp_get_fpscr(env) & FPCR_MASK;
1038 }
1039
1040 static inline void vfp_set_fpcr(CPUARMState *env, uint32_t val)
1041 {
1042     uint32_t new_fpscr = (vfp_get_fpscr(env) & ~FPCR_MASK) | (val & FPCR_MASK);
1043     vfp_set_fpscr(env, new_fpscr);
1044 }
1045
1046 enum arm_cpu_mode {
1047   ARM_CPU_MODE_USR = 0x10,
1048   ARM_CPU_MODE_FIQ = 0x11,
1049   ARM_CPU_MODE_IRQ = 0x12,
1050   ARM_CPU_MODE_SVC = 0x13,
1051   ARM_CPU_MODE_MON = 0x16,
1052   ARM_CPU_MODE_ABT = 0x17,
1053   ARM_CPU_MODE_HYP = 0x1a,
1054   ARM_CPU_MODE_UND = 0x1b,
1055   ARM_CPU_MODE_SYS = 0x1f
1056 };
1057
1058 /* VFP system registers.  */
1059 #define ARM_VFP_FPSID   0
1060 #define ARM_VFP_FPSCR   1
1061 #define ARM_VFP_MVFR2   5
1062 #define ARM_VFP_MVFR1   6
1063 #define ARM_VFP_MVFR0   7
1064 #define ARM_VFP_FPEXC   8
1065 #define ARM_VFP_FPINST  9
1066 #define ARM_VFP_FPINST2 10
1067
1068 /* iwMMXt coprocessor control registers.  */
1069 #define ARM_IWMMXT_wCID         0
1070 #define ARM_IWMMXT_wCon         1
1071 #define ARM_IWMMXT_wCSSF        2
1072 #define ARM_IWMMXT_wCASF        3
1073 #define ARM_IWMMXT_wCGR0        8
1074 #define ARM_IWMMXT_wCGR1        9
1075 #define ARM_IWMMXT_wCGR2        10
1076 #define ARM_IWMMXT_wCGR3        11
1077
1078 /* If adding a feature bit which corresponds to a Linux ELF
1079  * HWCAP bit, remember to update the feature-bit-to-hwcap
1080  * mapping in linux-user/elfload.c:get_elf_hwcap().
1081  */
1082 enum arm_features {
1083     ARM_FEATURE_VFP,
1084     ARM_FEATURE_AUXCR,  /* ARM1026 Auxiliary control register.  */
1085     ARM_FEATURE_XSCALE, /* Intel XScale extensions.  */
1086     ARM_FEATURE_IWMMXT, /* Intel iwMMXt extension.  */
1087     ARM_FEATURE_V6,
1088     ARM_FEATURE_V6K,
1089     ARM_FEATURE_V7,
1090     ARM_FEATURE_THUMB2,
1091     ARM_FEATURE_MPU,    /* Only has Memory Protection Unit, not full MMU.  */
1092     ARM_FEATURE_VFP3,
1093     ARM_FEATURE_VFP_FP16,
1094     ARM_FEATURE_NEON,
1095     ARM_FEATURE_THUMB_DIV, /* divide supported in Thumb encoding */
1096     ARM_FEATURE_M, /* Microcontroller profile.  */
1097     ARM_FEATURE_OMAPCP, /* OMAP specific CP15 ops handling.  */
1098     ARM_FEATURE_THUMB2EE,
1099     ARM_FEATURE_V7MP,    /* v7 Multiprocessing Extensions */
1100     ARM_FEATURE_V4T,
1101     ARM_FEATURE_V5,
1102     ARM_FEATURE_STRONGARM,
1103     ARM_FEATURE_VAPA, /* cp15 VA to PA lookups */
1104     ARM_FEATURE_ARM_DIV, /* divide supported in ARM encoding */
1105     ARM_FEATURE_VFP4, /* VFPv4 (implies that NEON is v2) */
1106     ARM_FEATURE_GENERIC_TIMER,
1107     ARM_FEATURE_MVFR, /* Media and VFP Feature Registers 0 and 1 */
1108     ARM_FEATURE_DUMMY_C15_REGS, /* RAZ/WI all of cp15 crn=15 */
1109     ARM_FEATURE_CACHE_TEST_CLEAN, /* 926/1026 style test-and-clean ops */
1110     ARM_FEATURE_CACHE_DIRTY_REG, /* 1136/1176 cache dirty status register */
1111     ARM_FEATURE_CACHE_BLOCK_OPS, /* v6 optional cache block operations */
1112     ARM_FEATURE_MPIDR, /* has cp15 MPIDR */
1113     ARM_FEATURE_PXN, /* has Privileged Execute Never bit */
1114     ARM_FEATURE_LPAE, /* has Large Physical Address Extension */
1115     ARM_FEATURE_V8,
1116     ARM_FEATURE_AARCH64, /* supports 64 bit mode */
1117     ARM_FEATURE_V8_AES, /* implements AES part of v8 Crypto Extensions */
1118     ARM_FEATURE_CBAR, /* has cp15 CBAR */
1119     ARM_FEATURE_CRC, /* ARMv8 CRC instructions */
1120     ARM_FEATURE_CBAR_RO, /* has cp15 CBAR and it is read-only */
1121     ARM_FEATURE_EL2, /* has EL2 Virtualization support */
1122     ARM_FEATURE_EL3, /* has EL3 Secure monitor support */
1123     ARM_FEATURE_V8_SHA1, /* implements SHA1 part of v8 Crypto Extensions */
1124     ARM_FEATURE_V8_SHA256, /* implements SHA256 part of v8 Crypto Extensions */
1125     ARM_FEATURE_V8_PMULL, /* implements PMULL part of v8 Crypto Extensions */
1126     ARM_FEATURE_THUMB_DSP, /* DSP insns supported in the Thumb encodings */
1127     ARM_FEATURE_PMU, /* has PMU support */
1128 };
1129
1130 static inline int arm_feature(CPUARMState *env, int feature)
1131 {
1132     return (env->features & (1ULL << feature)) != 0;
1133 }
1134
1135 #if !defined(CONFIG_USER_ONLY)
1136 /* Return true if exception levels below EL3 are in secure state,
1137  * or would be following an exception return to that level.
1138  * Unlike arm_is_secure() (which is always a question about the
1139  * _current_ state of the CPU) this doesn't care about the current
1140  * EL or mode.
1141  */
1142 static inline bool arm_is_secure_below_el3(CPUARMState *env)
1143 {
1144     if (arm_feature(env, ARM_FEATURE_EL3)) {
1145         return !(env->cp15.scr_el3 & SCR_NS);
1146     } else {
1147         /* If EL3 is not supported then the secure state is implementation
1148          * defined, in which case QEMU defaults to non-secure.
1149          */
1150         return false;
1151     }
1152 }
1153
1154 /* Return true if the CPU is AArch64 EL3 or AArch32 Mon */
1155 static inline bool arm_is_el3_or_mon(CPUARMState *env)
1156 {
1157     if (arm_feature(env, ARM_FEATURE_EL3)) {
1158         if (is_a64(env) && extract32(env->pstate, 2, 2) == 3) {
1159             /* CPU currently in AArch64 state and EL3 */
1160             return true;
1161         } else if (!is_a64(env) &&
1162                 (env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_MON) {
1163             /* CPU currently in AArch32 state and monitor mode */
1164             return true;
1165         }
1166     }
1167     return false;
1168 }
1169
1170 /* Return true if the processor is in secure state */
1171 static inline bool arm_is_secure(CPUARMState *env)
1172 {
1173     if (arm_is_el3_or_mon(env)) {
1174         return true;
1175     }
1176     return arm_is_secure_below_el3(env);
1177 }
1178
1179 #else
1180 static inline bool arm_is_secure_below_el3(CPUARMState *env)
1181 {
1182     return false;
1183 }
1184
1185 static inline bool arm_is_secure(CPUARMState *env)
1186 {
1187     return false;
1188 }
1189 #endif
1190
1191 /* Return true if the specified exception level is running in AArch64 state. */
1192 static inline bool arm_el_is_aa64(CPUARMState *env, int el)
1193 {
1194     /* This isn't valid for EL0 (if we're in EL0, is_a64() is what you want,
1195      * and if we're not in EL0 then the state of EL0 isn't well defined.)
1196      */
1197     assert(el >= 1 && el <= 3);
1198     bool aa64 = arm_feature(env, ARM_FEATURE_AARCH64);
1199
1200     /* The highest exception level is always at the maximum supported
1201      * register width, and then lower levels have a register width controlled
1202      * by bits in the SCR or HCR registers.
1203      */
1204     if (el == 3) {
1205         return aa64;
1206     }
1207
1208     if (arm_feature(env, ARM_FEATURE_EL3)) {
1209         aa64 = aa64 && (env->cp15.scr_el3 & SCR_RW);
1210     }
1211
1212     if (el == 2) {
1213         return aa64;
1214     }
1215
1216     if (arm_feature(env, ARM_FEATURE_EL2) && !arm_is_secure_below_el3(env)) {
1217         aa64 = aa64 && (env->cp15.hcr_el2 & HCR_RW);
1218     }
1219
1220     return aa64;
1221 }
1222
1223 /* Function for determing whether guest cp register reads and writes should
1224  * access the secure or non-secure bank of a cp register.  When EL3 is
1225  * operating in AArch32 state, the NS-bit determines whether the secure
1226  * instance of a cp register should be used. When EL3 is AArch64 (or if
1227  * it doesn't exist at all) then there is no register banking, and all
1228  * accesses are to the non-secure version.
1229  */
1230 static inline bool access_secure_reg(CPUARMState *env)
1231 {
1232     bool ret = (arm_feature(env, ARM_FEATURE_EL3) &&
1233                 !arm_el_is_aa64(env, 3) &&
1234                 !(env->cp15.scr_el3 & SCR_NS));
1235
1236     return ret;
1237 }
1238
1239 /* Macros for accessing a specified CP register bank */
1240 #define A32_BANKED_REG_GET(_env, _regname, _secure)    \
1241     ((_secure) ? (_env)->cp15._regname##_s : (_env)->cp15._regname##_ns)
1242
1243 #define A32_BANKED_REG_SET(_env, _regname, _secure, _val)   \
1244     do {                                                \
1245         if (_secure) {                                   \
1246             (_env)->cp15._regname##_s = (_val);            \
1247         } else {                                        \
1248             (_env)->cp15._regname##_ns = (_val);           \
1249         }                                               \
1250     } while (0)
1251
1252 /* Macros for automatically accessing a specific CP register bank depending on
1253  * the current secure state of the system.  These macros are not intended for
1254  * supporting instruction translation reads/writes as these are dependent
1255  * solely on the SCR.NS bit and not the mode.
1256  */
1257 #define A32_BANKED_CURRENT_REG_GET(_env, _regname)        \
1258     A32_BANKED_REG_GET((_env), _regname,                \
1259                        (arm_is_secure(_env) && !arm_el_is_aa64((_env), 3)))
1260
1261 #define A32_BANKED_CURRENT_REG_SET(_env, _regname, _val)                       \
1262     A32_BANKED_REG_SET((_env), _regname,                                    \
1263                        (arm_is_secure(_env) && !arm_el_is_aa64((_env), 3)), \
1264                        (_val))
1265
1266 void arm_cpu_list(FILE *f, fprintf_function cpu_fprintf);
1267 uint32_t arm_phys_excp_target_el(CPUState *cs, uint32_t excp_idx,
1268                                  uint32_t cur_el, bool secure);
1269
1270 /* Interface between CPU and Interrupt controller.  */
1271 void armv7m_nvic_set_pending(void *opaque, int irq);
1272 int armv7m_nvic_acknowledge_irq(void *opaque);
1273 void armv7m_nvic_complete_irq(void *opaque, int irq);
1274
1275 /* Interface for defining coprocessor registers.
1276  * Registers are defined in tables of arm_cp_reginfo structs
1277  * which are passed to define_arm_cp_regs().
1278  */
1279
1280 /* When looking up a coprocessor register we look for it
1281  * via an integer which encodes all of:
1282  *  coprocessor number
1283  *  Crn, Crm, opc1, opc2 fields
1284  *  32 or 64 bit register (ie is it accessed via MRC/MCR
1285  *    or via MRRC/MCRR?)
1286  *  non-secure/secure bank (AArch32 only)
1287  * We allow 4 bits for opc1 because MRRC/MCRR have a 4 bit field.
1288  * (In this case crn and opc2 should be zero.)
1289  * For AArch64, there is no 32/64 bit size distinction;
1290  * instead all registers have a 2 bit op0, 3 bit op1 and op2,
1291  * and 4 bit CRn and CRm. The encoding patterns are chosen
1292  * to be easy to convert to and from the KVM encodings, and also
1293  * so that the hashtable can contain both AArch32 and AArch64
1294  * registers (to allow for interprocessing where we might run
1295  * 32 bit code on a 64 bit core).
1296  */
1297 /* This bit is private to our hashtable cpreg; in KVM register
1298  * IDs the AArch64/32 distinction is the KVM_REG_ARM/ARM64
1299  * in the upper bits of the 64 bit ID.
1300  */
1301 #define CP_REG_AA64_SHIFT 28
1302 #define CP_REG_AA64_MASK (1 << CP_REG_AA64_SHIFT)
1303
1304 /* To enable banking of coprocessor registers depending on ns-bit we
1305  * add a bit to distinguish between secure and non-secure cpregs in the
1306  * hashtable.
1307  */
1308 #define CP_REG_NS_SHIFT 29
1309 #define CP_REG_NS_MASK (1 << CP_REG_NS_SHIFT)
1310
1311 #define ENCODE_CP_REG(cp, is64, ns, crn, crm, opc1, opc2)   \
1312     ((ns) << CP_REG_NS_SHIFT | ((cp) << 16) | ((is64) << 15) |   \
1313      ((crn) << 11) | ((crm) << 7) | ((opc1) << 3) | (opc2))
1314
1315 #define ENCODE_AA64_CP_REG(cp, crn, crm, op0, op1, op2) \
1316     (CP_REG_AA64_MASK |                                 \
1317      ((cp) << CP_REG_ARM_COPROC_SHIFT) |                \
1318      ((op0) << CP_REG_ARM64_SYSREG_OP0_SHIFT) |         \
1319      ((op1) << CP_REG_ARM64_SYSREG_OP1_SHIFT) |         \
1320      ((crn) << CP_REG_ARM64_SYSREG_CRN_SHIFT) |         \
1321      ((crm) << CP_REG_ARM64_SYSREG_CRM_SHIFT) |         \
1322      ((op2) << CP_REG_ARM64_SYSREG_OP2_SHIFT))
1323
1324 /* Convert a full 64 bit KVM register ID to the truncated 32 bit
1325  * version used as a key for the coprocessor register hashtable
1326  */
1327 static inline uint32_t kvm_to_cpreg_id(uint64_t kvmid)
1328 {
1329     uint32_t cpregid = kvmid;
1330     if ((kvmid & CP_REG_ARCH_MASK) == CP_REG_ARM64) {
1331         cpregid |= CP_REG_AA64_MASK;
1332     } else {
1333         if ((kvmid & CP_REG_SIZE_MASK) == CP_REG_SIZE_U64) {
1334             cpregid |= (1 << 15);
1335         }
1336
1337         /* KVM is always non-secure so add the NS flag on AArch32 register
1338          * entries.
1339          */
1340          cpregid |= 1 << CP_REG_NS_SHIFT;
1341     }
1342     return cpregid;
1343 }
1344
1345 /* Convert a truncated 32 bit hashtable key into the full
1346  * 64 bit KVM register ID.
1347  */
1348 static inline uint64_t cpreg_to_kvm_id(uint32_t cpregid)
1349 {
1350     uint64_t kvmid;
1351
1352     if (cpregid & CP_REG_AA64_MASK) {
1353         kvmid = cpregid & ~CP_REG_AA64_MASK;
1354         kvmid |= CP_REG_SIZE_U64 | CP_REG_ARM64;
1355     } else {
1356         kvmid = cpregid & ~(1 << 15);
1357         if (cpregid & (1 << 15)) {
1358             kvmid |= CP_REG_SIZE_U64 | CP_REG_ARM;
1359         } else {
1360             kvmid |= CP_REG_SIZE_U32 | CP_REG_ARM;
1361         }
1362     }
1363     return kvmid;
1364 }
1365
1366 /* ARMCPRegInfo type field bits. If the SPECIAL bit is set this is a
1367  * special-behaviour cp reg and bits [15..8] indicate what behaviour
1368  * it has. Otherwise it is a simple cp reg, where CONST indicates that
1369  * TCG can assume the value to be constant (ie load at translate time)
1370  * and 64BIT indicates a 64 bit wide coprocessor register. SUPPRESS_TB_END
1371  * indicates that the TB should not be ended after a write to this register
1372  * (the default is that the TB ends after cp writes). OVERRIDE permits
1373  * a register definition to override a previous definition for the
1374  * same (cp, is64, crn, crm, opc1, opc2) tuple: either the new or the
1375  * old must have the OVERRIDE bit set.
1376  * ALIAS indicates that this register is an alias view of some underlying
1377  * state which is also visible via another register, and that the other
1378  * register is handling migration and reset; registers marked ALIAS will not be
1379  * migrated but may have their state set by syncing of register state from KVM.
1380  * NO_RAW indicates that this register has no underlying state and does not
1381  * support raw access for state saving/loading; it will not be used for either
1382  * migration or KVM state synchronization. (Typically this is for "registers"
1383  * which are actually used as instructions for cache maintenance and so on.)
1384  * IO indicates that this register does I/O and therefore its accesses
1385  * need to be surrounded by gen_io_start()/gen_io_end(). In particular,
1386  * registers which implement clocks or timers require this.
1387  */
1388 #define ARM_CP_SPECIAL 1
1389 #define ARM_CP_CONST 2
1390 #define ARM_CP_64BIT 4
1391 #define ARM_CP_SUPPRESS_TB_END 8
1392 #define ARM_CP_OVERRIDE 16
1393 #define ARM_CP_ALIAS 32
1394 #define ARM_CP_IO 64
1395 #define ARM_CP_NO_RAW 128
1396 #define ARM_CP_NOP (ARM_CP_SPECIAL | (1 << 8))
1397 #define ARM_CP_WFI (ARM_CP_SPECIAL | (2 << 8))
1398 #define ARM_CP_NZCV (ARM_CP_SPECIAL | (3 << 8))
1399 #define ARM_CP_CURRENTEL (ARM_CP_SPECIAL | (4 << 8))
1400 #define ARM_CP_DC_ZVA (ARM_CP_SPECIAL | (5 << 8))
1401 #define ARM_LAST_SPECIAL ARM_CP_DC_ZVA
1402 /* Used only as a terminator for ARMCPRegInfo lists */
1403 #define ARM_CP_SENTINEL 0xffff
1404 /* Mask of only the flag bits in a type field */
1405 #define ARM_CP_FLAG_MASK 0xff
1406
1407 /* Valid values for ARMCPRegInfo state field, indicating which of
1408  * the AArch32 and AArch64 execution states this register is visible in.
1409  * If the reginfo doesn't explicitly specify then it is AArch32 only.
1410  * If the reginfo is declared to be visible in both states then a second
1411  * reginfo is synthesised for the AArch32 view of the AArch64 register,
1412  * such that the AArch32 view is the lower 32 bits of the AArch64 one.
1413  * Note that we rely on the values of these enums as we iterate through
1414  * the various states in some places.
1415  */
1416 enum {
1417     ARM_CP_STATE_AA32 = 0,
1418     ARM_CP_STATE_AA64 = 1,
1419     ARM_CP_STATE_BOTH = 2,
1420 };
1421
1422 /* ARM CP register secure state flags.  These flags identify security state
1423  * attributes for a given CP register entry.
1424  * The existence of both or neither secure and non-secure flags indicates that
1425  * the register has both a secure and non-secure hash entry.  A single one of
1426  * these flags causes the register to only be hashed for the specified
1427  * security state.
1428  * Although definitions may have any combination of the S/NS bits, each
1429  * registered entry will only have one to identify whether the entry is secure
1430  * or non-secure.
1431  */
1432 enum {
1433     ARM_CP_SECSTATE_S =   (1 << 0), /* bit[0]: Secure state register */
1434     ARM_CP_SECSTATE_NS =  (1 << 1), /* bit[1]: Non-secure state register */
1435 };
1436
1437 /* Return true if cptype is a valid type field. This is used to try to
1438  * catch errors where the sentinel has been accidentally left off the end
1439  * of a list of registers.
1440  */
1441 static inline bool cptype_valid(int cptype)
1442 {
1443     return ((cptype & ~ARM_CP_FLAG_MASK) == 0)
1444         || ((cptype & ARM_CP_SPECIAL) &&
1445             ((cptype & ~ARM_CP_FLAG_MASK) <= ARM_LAST_SPECIAL));
1446 }
1447
1448 /* Access rights:
1449  * We define bits for Read and Write access for what rev C of the v7-AR ARM ARM
1450  * defines as PL0 (user), PL1 (fiq/irq/svc/abt/und/sys, ie privileged), and
1451  * PL2 (hyp). The other level which has Read and Write bits is Secure PL1
1452  * (ie any of the privileged modes in Secure state, or Monitor mode).
1453  * If a register is accessible in one privilege level it's always accessible
1454  * in higher privilege levels too. Since "Secure PL1" also follows this rule
1455  * (ie anything visible in PL2 is visible in S-PL1, some things are only
1456  * visible in S-PL1) but "Secure PL1" is a bit of a mouthful, we bend the
1457  * terminology a little and call this PL3.
1458  * In AArch64 things are somewhat simpler as the PLx bits line up exactly
1459  * with the ELx exception levels.
1460  *
1461  * If access permissions for a register are more complex than can be
1462  * described with these bits, then use a laxer set of restrictions, and
1463  * do the more restrictive/complex check inside a helper function.
1464  */
1465 #define PL3_R 0x80
1466 #define PL3_W 0x40
1467 #define PL2_R (0x20 | PL3_R)
1468 #define PL2_W (0x10 | PL3_W)
1469 #define PL1_R (0x08 | PL2_R)
1470 #define PL1_W (0x04 | PL2_W)
1471 #define PL0_R (0x02 | PL1_R)
1472 #define PL0_W (0x01 | PL1_W)
1473
1474 #define PL3_RW (PL3_R | PL3_W)
1475 #define PL2_RW (PL2_R | PL2_W)
1476 #define PL1_RW (PL1_R | PL1_W)
1477 #define PL0_RW (PL0_R | PL0_W)
1478
1479 /* Return the highest implemented Exception Level */
1480 static inline int arm_highest_el(CPUARMState *env)
1481 {
1482     if (arm_feature(env, ARM_FEATURE_EL3)) {
1483         return 3;
1484     }
1485     if (arm_feature(env, ARM_FEATURE_EL2)) {
1486         return 2;
1487     }
1488     return 1;
1489 }
1490
1491 /* Return the current Exception Level (as per ARMv8; note that this differs
1492  * from the ARMv7 Privilege Level).
1493  */
1494 static inline int arm_current_el(CPUARMState *env)
1495 {
1496     if (arm_feature(env, ARM_FEATURE_M)) {
1497         return !((env->v7m.exception == 0) && (env->v7m.control & 1));
1498     }
1499
1500     if (is_a64(env)) {
1501         return extract32(env->pstate, 2, 2);
1502     }
1503
1504     switch (env->uncached_cpsr & 0x1f) {
1505     case ARM_CPU_MODE_USR:
1506         return 0;
1507     case ARM_CPU_MODE_HYP:
1508         return 2;
1509     case ARM_CPU_MODE_MON:
1510         return 3;
1511     default:
1512         if (arm_is_secure(env) && !arm_el_is_aa64(env, 3)) {
1513             /* If EL3 is 32-bit then all secure privileged modes run in
1514              * EL3
1515              */
1516             return 3;
1517         }
1518
1519         return 1;
1520     }
1521 }
1522
1523 typedef struct ARMCPRegInfo ARMCPRegInfo;
1524
1525 typedef enum CPAccessResult {
1526     /* Access is permitted */
1527     CP_ACCESS_OK = 0,
1528     /* Access fails due to a configurable trap or enable which would
1529      * result in a categorized exception syndrome giving information about
1530      * the failing instruction (ie syndrome category 0x3, 0x4, 0x5, 0x6,
1531      * 0xc or 0x18). The exception is taken to the usual target EL (EL1 or
1532      * PL1 if in EL0, otherwise to the current EL).
1533      */
1534     CP_ACCESS_TRAP = 1,
1535     /* Access fails and results in an exception syndrome 0x0 ("uncategorized").
1536      * Note that this is not a catch-all case -- the set of cases which may
1537      * result in this failure is specifically defined by the architecture.
1538      */
1539     CP_ACCESS_TRAP_UNCATEGORIZED = 2,
1540     /* As CP_ACCESS_TRAP, but for traps directly to EL2 or EL3 */
1541     CP_ACCESS_TRAP_EL2 = 3,
1542     CP_ACCESS_TRAP_EL3 = 4,
1543     /* As CP_ACCESS_UNCATEGORIZED, but for traps directly to EL2 or EL3 */
1544     CP_ACCESS_TRAP_UNCATEGORIZED_EL2 = 5,
1545     CP_ACCESS_TRAP_UNCATEGORIZED_EL3 = 6,
1546     /* Access fails and results in an exception syndrome for an FP access,
1547      * trapped directly to EL2 or EL3
1548      */
1549     CP_ACCESS_TRAP_FP_EL2 = 7,
1550     CP_ACCESS_TRAP_FP_EL3 = 8,
1551 } CPAccessResult;
1552
1553 /* Access functions for coprocessor registers. These cannot fail and
1554  * may not raise exceptions.
1555  */
1556 typedef uint64_t CPReadFn(CPUARMState *env, const ARMCPRegInfo *opaque);
1557 typedef void CPWriteFn(CPUARMState *env, const ARMCPRegInfo *opaque,
1558                        uint64_t value);
1559 /* Access permission check functions for coprocessor registers. */
1560 typedef CPAccessResult CPAccessFn(CPUARMState *env,
1561                                   const ARMCPRegInfo *opaque,
1562                                   bool isread);
1563 /* Hook function for register reset */
1564 typedef void CPResetFn(CPUARMState *env, const ARMCPRegInfo *opaque);
1565
1566 #define CP_ANY 0xff
1567
1568 /* Definition of an ARM coprocessor register */
1569 struct ARMCPRegInfo {
1570     /* Name of register (useful mainly for debugging, need not be unique) */
1571     const char *name;
1572     /* Location of register: coprocessor number and (crn,crm,opc1,opc2)
1573      * tuple. Any of crm, opc1 and opc2 may be CP_ANY to indicate a
1574      * 'wildcard' field -- any value of that field in the MRC/MCR insn
1575      * will be decoded to this register. The register read and write
1576      * callbacks will be passed an ARMCPRegInfo with the crn/crm/opc1/opc2
1577      * used by the program, so it is possible to register a wildcard and
1578      * then behave differently on read/write if necessary.
1579      * For 64 bit registers, only crm and opc1 are relevant; crn and opc2
1580      * must both be zero.
1581      * For AArch64-visible registers, opc0 is also used.
1582      * Since there are no "coprocessors" in AArch64, cp is purely used as a
1583      * way to distinguish (for KVM's benefit) guest-visible system registers
1584      * from demuxed ones provided to preserve the "no side effects on
1585      * KVM register read/write from QEMU" semantics. cp==0x13 is guest
1586      * visible (to match KVM's encoding); cp==0 will be converted to
1587      * cp==0x13 when the ARMCPRegInfo is registered, for convenience.
1588      */
1589     uint8_t cp;
1590     uint8_t crn;
1591     uint8_t crm;
1592     uint8_t opc0;
1593     uint8_t opc1;
1594     uint8_t opc2;
1595     /* Execution state in which this register is visible: ARM_CP_STATE_* */
1596     int state;
1597     /* Register type: ARM_CP_* bits/values */
1598     int type;
1599     /* Access rights: PL*_[RW] */
1600     int access;
1601     /* Security state: ARM_CP_SECSTATE_* bits/values */
1602     int secure;
1603     /* The opaque pointer passed to define_arm_cp_regs_with_opaque() when
1604      * this register was defined: can be used to hand data through to the
1605      * register read/write functions, since they are passed the ARMCPRegInfo*.
1606      */
1607     void *opaque;
1608     /* Value of this register, if it is ARM_CP_CONST. Otherwise, if
1609      * fieldoffset is non-zero, the reset value of the register.
1610      */
1611     uint64_t resetvalue;
1612     /* Offset of the field in CPUARMState for this register.
1613      *
1614      * This is not needed if either:
1615      *  1. type is ARM_CP_CONST or one of the ARM_CP_SPECIALs
1616      *  2. both readfn and writefn are specified
1617      */
1618     ptrdiff_t fieldoffset; /* offsetof(CPUARMState, field) */
1619
1620     /* Offsets of the secure and non-secure fields in CPUARMState for the
1621      * register if it is banked.  These fields are only used during the static
1622      * registration of a register.  During hashing the bank associated
1623      * with a given security state is copied to fieldoffset which is used from
1624      * there on out.
1625      *
1626      * It is expected that register definitions use either fieldoffset or
1627      * bank_fieldoffsets in the definition but not both.  It is also expected
1628      * that both bank offsets are set when defining a banked register.  This
1629      * use indicates that a register is banked.
1630      */
1631     ptrdiff_t bank_fieldoffsets[2];
1632
1633     /* Function for making any access checks for this register in addition to
1634      * those specified by the 'access' permissions bits. If NULL, no extra
1635      * checks required. The access check is performed at runtime, not at
1636      * translate time.
1637      */
1638     CPAccessFn *accessfn;
1639     /* Function for handling reads of this register. If NULL, then reads
1640      * will be done by loading from the offset into CPUARMState specified
1641      * by fieldoffset.
1642      */
1643     CPReadFn *readfn;
1644     /* Function for handling writes of this register. If NULL, then writes
1645      * will be done by writing to the offset into CPUARMState specified
1646      * by fieldoffset.
1647      */
1648     CPWriteFn *writefn;
1649     /* Function for doing a "raw" read; used when we need to copy
1650      * coprocessor state to the kernel for KVM or out for
1651      * migration. This only needs to be provided if there is also a
1652      * readfn and it has side effects (for instance clear-on-read bits).
1653      */
1654     CPReadFn *raw_readfn;
1655     /* Function for doing a "raw" write; used when we need to copy KVM
1656      * kernel coprocessor state into userspace, or for inbound
1657      * migration. This only needs to be provided if there is also a
1658      * writefn and it masks out "unwritable" bits or has write-one-to-clear
1659      * or similar behaviour.
1660      */
1661     CPWriteFn *raw_writefn;
1662     /* Function for resetting the register. If NULL, then reset will be done
1663      * by writing resetvalue to the field specified in fieldoffset. If
1664      * fieldoffset is 0 then no reset will be done.
1665      */
1666     CPResetFn *resetfn;
1667 };
1668
1669 /* Macros which are lvalues for the field in CPUARMState for the
1670  * ARMCPRegInfo *ri.
1671  */
1672 #define CPREG_FIELD32(env, ri) \
1673     (*(uint32_t *)((char *)(env) + (ri)->fieldoffset))
1674 #define CPREG_FIELD64(env, ri) \
1675     (*(uint64_t *)((char *)(env) + (ri)->fieldoffset))
1676
1677 #define REGINFO_SENTINEL { .type = ARM_CP_SENTINEL }
1678
1679 void define_arm_cp_regs_with_opaque(ARMCPU *cpu,
1680                                     const ARMCPRegInfo *regs, void *opaque);
1681 void define_one_arm_cp_reg_with_opaque(ARMCPU *cpu,
1682                                        const ARMCPRegInfo *regs, void *opaque);
1683 static inline void define_arm_cp_regs(ARMCPU *cpu, const ARMCPRegInfo *regs)
1684 {
1685     define_arm_cp_regs_with_opaque(cpu, regs, 0);
1686 }
1687 static inline void define_one_arm_cp_reg(ARMCPU *cpu, const ARMCPRegInfo *regs)
1688 {
1689     define_one_arm_cp_reg_with_opaque(cpu, regs, 0);
1690 }
1691 const ARMCPRegInfo *get_arm_cp_reginfo(GHashTable *cpregs, uint32_t encoded_cp);
1692
1693 /* CPWriteFn that can be used to implement writes-ignored behaviour */
1694 void arm_cp_write_ignore(CPUARMState *env, const ARMCPRegInfo *ri,
1695                          uint64_t value);
1696 /* CPReadFn that can be used for read-as-zero behaviour */
1697 uint64_t arm_cp_read_zero(CPUARMState *env, const ARMCPRegInfo *ri);
1698
1699 /* CPResetFn that does nothing, for use if no reset is required even
1700  * if fieldoffset is non zero.
1701  */
1702 void arm_cp_reset_ignore(CPUARMState *env, const ARMCPRegInfo *opaque);
1703
1704 /* Return true if this reginfo struct's field in the cpu state struct
1705  * is 64 bits wide.
1706  */
1707 static inline bool cpreg_field_is_64bit(const ARMCPRegInfo *ri)
1708 {
1709     return (ri->state == ARM_CP_STATE_AA64) || (ri->type & ARM_CP_64BIT);
1710 }
1711
1712 static inline bool cp_access_ok(int current_el,
1713                                 const ARMCPRegInfo *ri, int isread)
1714 {
1715     return (ri->access >> ((current_el * 2) + isread)) & 1;
1716 }
1717
1718 /* Raw read of a coprocessor register (as needed for migration, etc) */
1719 uint64_t read_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri);
1720
1721 /**
1722  * write_list_to_cpustate
1723  * @cpu: ARMCPU
1724  *
1725  * For each register listed in the ARMCPU cpreg_indexes list, write
1726  * its value from the cpreg_values list into the ARMCPUState structure.
1727  * This updates TCG's working data structures from KVM data or
1728  * from incoming migration state.
1729  *
1730  * Returns: true if all register values were updated correctly,
1731  * false if some register was unknown or could not be written.
1732  * Note that we do not stop early on failure -- we will attempt
1733  * writing all registers in the list.
1734  */
1735 bool write_list_to_cpustate(ARMCPU *cpu);
1736
1737 /**
1738  * write_cpustate_to_list:
1739  * @cpu: ARMCPU
1740  *
1741  * For each register listed in the ARMCPU cpreg_indexes list, write
1742  * its value from the ARMCPUState structure into the cpreg_values list.
1743  * This is used to copy info from TCG's working data structures into
1744  * KVM or for outbound migration.
1745  *
1746  * Returns: true if all register values were read correctly,
1747  * false if some register was unknown or could not be read.
1748  * Note that we do not stop early on failure -- we will attempt
1749  * reading all registers in the list.
1750  */
1751 bool write_cpustate_to_list(ARMCPU *cpu);
1752
1753 /* Does the core conform to the "MicroController" profile. e.g. Cortex-M3.
1754    Note the M in older cores (eg. ARM7TDMI) stands for Multiply. These are
1755    conventional cores (ie. Application or Realtime profile).  */
1756
1757 #define IS_M(env) arm_feature(env, ARM_FEATURE_M)
1758
1759 #define ARM_CPUID_TI915T      0x54029152
1760 #define ARM_CPUID_TI925T      0x54029252
1761
1762 #if defined(CONFIG_USER_ONLY)
1763 #define TARGET_PAGE_BITS 12
1764 #else
1765 /* ARMv7 and later CPUs have 4K pages minimum, but ARMv5 and v6
1766  * have to support 1K tiny pages.
1767  */
1768 #define TARGET_PAGE_BITS_VARY
1769 #define TARGET_PAGE_BITS_MIN 10
1770 #endif
1771
1772 #if defined(TARGET_AARCH64)
1773 #  define TARGET_PHYS_ADDR_SPACE_BITS 48
1774 #  define TARGET_VIRT_ADDR_SPACE_BITS 64
1775 #else
1776 #  define TARGET_PHYS_ADDR_SPACE_BITS 40
1777 #  define TARGET_VIRT_ADDR_SPACE_BITS 32
1778 #endif
1779
1780 static inline bool arm_excp_unmasked(CPUState *cs, unsigned int excp_idx,
1781                                      unsigned int target_el)
1782 {
1783     CPUARMState *env = cs->env_ptr;
1784     unsigned int cur_el = arm_current_el(env);
1785     bool secure = arm_is_secure(env);
1786     bool pstate_unmasked;
1787     int8_t unmasked = 0;
1788
1789     /* Don't take exceptions if they target a lower EL.
1790      * This check should catch any exceptions that would not be taken but left
1791      * pending.
1792      */
1793     if (cur_el > target_el) {
1794         return false;
1795     }
1796
1797     switch (excp_idx) {
1798     case EXCP_FIQ:
1799         pstate_unmasked = !(env->daif & PSTATE_F);
1800         break;
1801
1802     case EXCP_IRQ:
1803         pstate_unmasked = !(env->daif & PSTATE_I);
1804         break;
1805
1806     case EXCP_VFIQ:
1807         if (secure || !(env->cp15.hcr_el2 & HCR_FMO)) {
1808             /* VFIQs are only taken when hypervized and non-secure.  */
1809             return false;
1810         }
1811         return !(env->daif & PSTATE_F);
1812     case EXCP_VIRQ:
1813         if (secure || !(env->cp15.hcr_el2 & HCR_IMO)) {
1814             /* VIRQs are only taken when hypervized and non-secure.  */
1815             return false;
1816         }
1817         return !(env->daif & PSTATE_I);
1818     default:
1819         g_assert_not_reached();
1820     }
1821
1822     /* Use the target EL, current execution state and SCR/HCR settings to
1823      * determine whether the corresponding CPSR bit is used to mask the
1824      * interrupt.
1825      */
1826     if ((target_el > cur_el) && (target_el != 1)) {
1827         /* Exceptions targeting a higher EL may not be maskable */
1828         if (arm_feature(env, ARM_FEATURE_AARCH64)) {
1829             /* 64-bit masking rules are simple: exceptions to EL3
1830              * can't be masked, and exceptions to EL2 can only be
1831              * masked from Secure state. The HCR and SCR settings
1832              * don't affect the masking logic, only the interrupt routing.
1833              */
1834             if (target_el == 3 || !secure) {
1835                 unmasked = 1;
1836             }
1837         } else {
1838             /* The old 32-bit-only environment has a more complicated
1839              * masking setup. HCR and SCR bits not only affect interrupt
1840              * routing but also change the behaviour of masking.
1841              */
1842             bool hcr, scr;
1843
1844             switch (excp_idx) {
1845             case EXCP_FIQ:
1846                 /* If FIQs are routed to EL3 or EL2 then there are cases where
1847                  * we override the CPSR.F in determining if the exception is
1848                  * masked or not. If neither of these are set then we fall back
1849                  * to the CPSR.F setting otherwise we further assess the state
1850                  * below.
1851                  */
1852                 hcr = (env->cp15.hcr_el2 & HCR_FMO);
1853                 scr = (env->cp15.scr_el3 & SCR_FIQ);
1854
1855                 /* When EL3 is 32-bit, the SCR.FW bit controls whether the
1856                  * CPSR.F bit masks FIQ interrupts when taken in non-secure
1857                  * state. If SCR.FW is set then FIQs can be masked by CPSR.F
1858                  * when non-secure but only when FIQs are only routed to EL3.
1859                  */
1860                 scr = scr && !((env->cp15.scr_el3 & SCR_FW) && !hcr);
1861                 break;
1862             case EXCP_IRQ:
1863                 /* When EL3 execution state is 32-bit, if HCR.IMO is set then
1864                  * we may override the CPSR.I masking when in non-secure state.
1865                  * The SCR.IRQ setting has already been taken into consideration
1866                  * when setting the target EL, so it does not have a further
1867                  * affect here.
1868                  */
1869                 hcr = (env->cp15.hcr_el2 & HCR_IMO);
1870                 scr = false;
1871                 break;
1872             default:
1873                 g_assert_not_reached();
1874             }
1875
1876             if ((scr || hcr) && !secure) {
1877                 unmasked = 1;
1878             }
1879         }
1880     }
1881
1882     /* The PSTATE bits only mask the interrupt if we have not overriden the
1883      * ability above.
1884      */
1885     return unmasked || pstate_unmasked;
1886 }
1887
1888 #define cpu_init(cpu_model) CPU(cpu_arm_init(cpu_model))
1889
1890 #define cpu_signal_handler cpu_arm_signal_handler
1891 #define cpu_list arm_cpu_list
1892
1893 /* ARM has the following "translation regimes" (as the ARM ARM calls them):
1894  *
1895  * If EL3 is 64-bit:
1896  *  + NonSecure EL1 & 0 stage 1
1897  *  + NonSecure EL1 & 0 stage 2
1898  *  + NonSecure EL2
1899  *  + Secure EL1 & EL0
1900  *  + Secure EL3
1901  * If EL3 is 32-bit:
1902  *  + NonSecure PL1 & 0 stage 1
1903  *  + NonSecure PL1 & 0 stage 2
1904  *  + NonSecure PL2
1905  *  + Secure PL0 & PL1
1906  * (reminder: for 32 bit EL3, Secure PL1 is *EL3*, not EL1.)
1907  *
1908  * For QEMU, an mmu_idx is not quite the same as a translation regime because:
1909  *  1. we need to split the "EL1 & 0" regimes into two mmu_idxes, because they
1910  *     may differ in access permissions even if the VA->PA map is the same
1911  *  2. we want to cache in our TLB the full VA->IPA->PA lookup for a stage 1+2
1912  *     translation, which means that we have one mmu_idx that deals with two
1913  *     concatenated translation regimes [this sort of combined s1+2 TLB is
1914  *     architecturally permitted]
1915  *  3. we don't need to allocate an mmu_idx to translations that we won't be
1916  *     handling via the TLB. The only way to do a stage 1 translation without
1917  *     the immediate stage 2 translation is via the ATS or AT system insns,
1918  *     which can be slow-pathed and always do a page table walk.
1919  *  4. we can also safely fold together the "32 bit EL3" and "64 bit EL3"
1920  *     translation regimes, because they map reasonably well to each other
1921  *     and they can't both be active at the same time.
1922  * This gives us the following list of mmu_idx values:
1923  *
1924  * NS EL0 (aka NS PL0) stage 1+2
1925  * NS EL1 (aka NS PL1) stage 1+2
1926  * NS EL2 (aka NS PL2)
1927  * S EL3 (aka S PL1)
1928  * S EL0 (aka S PL0)
1929  * S EL1 (not used if EL3 is 32 bit)
1930  * NS EL0+1 stage 2
1931  *
1932  * (The last of these is an mmu_idx because we want to be able to use the TLB
1933  * for the accesses done as part of a stage 1 page table walk, rather than
1934  * having to walk the stage 2 page table over and over.)
1935  *
1936  * Our enumeration includes at the end some entries which are not "true"
1937  * mmu_idx values in that they don't have corresponding TLBs and are only
1938  * valid for doing slow path page table walks.
1939  *
1940  * The constant names here are patterned after the general style of the names
1941  * of the AT/ATS operations.
1942  * The values used are carefully arranged to make mmu_idx => EL lookup easy.
1943  */
1944 typedef enum ARMMMUIdx {
1945     ARMMMUIdx_S12NSE0 = 0,
1946     ARMMMUIdx_S12NSE1 = 1,
1947     ARMMMUIdx_S1E2 = 2,
1948     ARMMMUIdx_S1E3 = 3,
1949     ARMMMUIdx_S1SE0 = 4,
1950     ARMMMUIdx_S1SE1 = 5,
1951     ARMMMUIdx_S2NS = 6,
1952     /* Indexes below here don't have TLBs and are used only for AT system
1953      * instructions or for the first stage of an S12 page table walk.
1954      */
1955     ARMMMUIdx_S1NSE0 = 7,
1956     ARMMMUIdx_S1NSE1 = 8,
1957 } ARMMMUIdx;
1958
1959 #define MMU_USER_IDX 0
1960
1961 /* Return the exception level we're running at if this is our mmu_idx */
1962 static inline int arm_mmu_idx_to_el(ARMMMUIdx mmu_idx)
1963 {
1964     assert(mmu_idx < ARMMMUIdx_S2NS);
1965     return mmu_idx & 3;
1966 }
1967
1968 /* Determine the current mmu_idx to use for normal loads/stores */
1969 static inline int cpu_mmu_index(CPUARMState *env, bool ifetch)
1970 {
1971     int el = arm_current_el(env);
1972
1973     if (el < 2 && arm_is_secure_below_el3(env)) {
1974         return ARMMMUIdx_S1SE0 + el;
1975     }
1976     return el;
1977 }
1978
1979 /* Indexes used when registering address spaces with cpu_address_space_init */
1980 typedef enum ARMASIdx {
1981     ARMASIdx_NS = 0,
1982     ARMASIdx_S = 1,
1983 } ARMASIdx;
1984
1985 /* Return the Exception Level targeted by debug exceptions. */
1986 static inline int arm_debug_target_el(CPUARMState *env)
1987 {
1988     bool secure = arm_is_secure(env);
1989     bool route_to_el2 = false;
1990
1991     if (arm_feature(env, ARM_FEATURE_EL2) && !secure) {
1992         route_to_el2 = env->cp15.hcr_el2 & HCR_TGE ||
1993                        env->cp15.mdcr_el2 & (1 << 8);
1994     }
1995
1996     if (route_to_el2) {
1997         return 2;
1998     } else if (arm_feature(env, ARM_FEATURE_EL3) &&
1999                !arm_el_is_aa64(env, 3) && secure) {
2000         return 3;
2001     } else {
2002         return 1;
2003     }
2004 }
2005
2006 static inline bool aa64_generate_debug_exceptions(CPUARMState *env)
2007 {
2008     if (arm_is_secure(env)) {
2009         /* MDCR_EL3.SDD disables debug events from Secure state */
2010         if (extract32(env->cp15.mdcr_el3, 16, 1) != 0
2011             || arm_current_el(env) == 3) {
2012             return false;
2013         }
2014     }
2015
2016     if (arm_current_el(env) == arm_debug_target_el(env)) {
2017         if ((extract32(env->cp15.mdscr_el1, 13, 1) == 0)
2018             || (env->daif & PSTATE_D)) {
2019             return false;
2020         }
2021     }
2022     return true;
2023 }
2024
2025 static inline bool aa32_generate_debug_exceptions(CPUARMState *env)
2026 {
2027     int el = arm_current_el(env);
2028
2029     if (el == 0 && arm_el_is_aa64(env, 1)) {
2030         return aa64_generate_debug_exceptions(env);
2031     }
2032
2033     if (arm_is_secure(env)) {
2034         int spd;
2035
2036         if (el == 0 && (env->cp15.sder & 1)) {
2037             /* SDER.SUIDEN means debug exceptions from Secure EL0
2038              * are always enabled. Otherwise they are controlled by
2039              * SDCR.SPD like those from other Secure ELs.
2040              */
2041             return true;
2042         }
2043
2044         spd = extract32(env->cp15.mdcr_el3, 14, 2);
2045         switch (spd) {
2046         case 1:
2047             /* SPD == 0b01 is reserved, but behaves as 0b00. */
2048         case 0:
2049             /* For 0b00 we return true if external secure invasive debug
2050              * is enabled. On real hardware this is controlled by external
2051              * signals to the core. QEMU always permits debug, and behaves
2052              * as if DBGEN, SPIDEN, NIDEN and SPNIDEN are all tied high.
2053              */
2054             return true;
2055         case 2:
2056             return false;
2057         case 3:
2058             return true;
2059         }
2060     }
2061
2062     return el != 2;
2063 }
2064
2065 /* Return true if debugging exceptions are currently enabled.
2066  * This corresponds to what in ARM ARM pseudocode would be
2067  *    if UsingAArch32() then
2068  *        return AArch32.GenerateDebugExceptions()
2069  *    else
2070  *        return AArch64.GenerateDebugExceptions()
2071  * We choose to push the if() down into this function for clarity,
2072  * since the pseudocode has it at all callsites except for the one in
2073  * CheckSoftwareStep(), where it is elided because both branches would
2074  * always return the same value.
2075  *
2076  * Parts of the pseudocode relating to EL2 and EL3 are omitted because we
2077  * don't yet implement those exception levels or their associated trap bits.
2078  */
2079 static inline bool arm_generate_debug_exceptions(CPUARMState *env)
2080 {
2081     if (env->aarch64) {
2082         return aa64_generate_debug_exceptions(env);
2083     } else {
2084         return aa32_generate_debug_exceptions(env);
2085     }
2086 }
2087
2088 /* Is single-stepping active? (Note that the "is EL_D AArch64?" check
2089  * implicitly means this always returns false in pre-v8 CPUs.)
2090  */
2091 static inline bool arm_singlestep_active(CPUARMState *env)
2092 {
2093     return extract32(env->cp15.mdscr_el1, 0, 1)
2094         && arm_el_is_aa64(env, arm_debug_target_el(env))
2095         && arm_generate_debug_exceptions(env);
2096 }
2097
2098 static inline bool arm_sctlr_b(CPUARMState *env)
2099 {
2100     return
2101         /* We need not implement SCTLR.ITD in user-mode emulation, so
2102          * let linux-user ignore the fact that it conflicts with SCTLR_B.
2103          * This lets people run BE32 binaries with "-cpu any".
2104          */
2105 #ifndef CONFIG_USER_ONLY
2106         !arm_feature(env, ARM_FEATURE_V7) &&
2107 #endif
2108         (env->cp15.sctlr_el[1] & SCTLR_B) != 0;
2109 }
2110
2111 /* Return true if the processor is in big-endian mode. */
2112 static inline bool arm_cpu_data_is_big_endian(CPUARMState *env)
2113 {
2114     int cur_el;
2115
2116     /* In 32bit endianness is determined by looking at CPSR's E bit */
2117     if (!is_a64(env)) {
2118         return
2119 #ifdef CONFIG_USER_ONLY
2120             /* In system mode, BE32 is modelled in line with the
2121              * architecture (as word-invariant big-endianness), where loads
2122              * and stores are done little endian but from addresses which
2123              * are adjusted by XORing with the appropriate constant. So the
2124              * endianness to use for the raw data access is not affected by
2125              * SCTLR.B.
2126              * In user mode, however, we model BE32 as byte-invariant
2127              * big-endianness (because user-only code cannot tell the
2128              * difference), and so we need to use a data access endianness
2129              * that depends on SCTLR.B.
2130              */
2131             arm_sctlr_b(env) ||
2132 #endif
2133                 ((env->uncached_cpsr & CPSR_E) ? 1 : 0);
2134     }
2135
2136     cur_el = arm_current_el(env);
2137
2138     if (cur_el == 0) {
2139         return (env->cp15.sctlr_el[1] & SCTLR_E0E) != 0;
2140     }
2141
2142     return (env->cp15.sctlr_el[cur_el] & SCTLR_EE) != 0;
2143 }
2144
2145 #include "exec/cpu-all.h"
2146
2147 /* Bit usage in the TB flags field: bit 31 indicates whether we are
2148  * in 32 or 64 bit mode. The meaning of the other bits depends on that.
2149  * We put flags which are shared between 32 and 64 bit mode at the top
2150  * of the word, and flags which apply to only one mode at the bottom.
2151  */
2152 #define ARM_TBFLAG_AARCH64_STATE_SHIFT 31
2153 #define ARM_TBFLAG_AARCH64_STATE_MASK  (1U << ARM_TBFLAG_AARCH64_STATE_SHIFT)
2154 #define ARM_TBFLAG_MMUIDX_SHIFT 28
2155 #define ARM_TBFLAG_MMUIDX_MASK (0x7 << ARM_TBFLAG_MMUIDX_SHIFT)
2156 #define ARM_TBFLAG_SS_ACTIVE_SHIFT 27
2157 #define ARM_TBFLAG_SS_ACTIVE_MASK (1 << ARM_TBFLAG_SS_ACTIVE_SHIFT)
2158 #define ARM_TBFLAG_PSTATE_SS_SHIFT 26
2159 #define ARM_TBFLAG_PSTATE_SS_MASK (1 << ARM_TBFLAG_PSTATE_SS_SHIFT)
2160 /* Target EL if we take a floating-point-disabled exception */
2161 #define ARM_TBFLAG_FPEXC_EL_SHIFT 24
2162 #define ARM_TBFLAG_FPEXC_EL_MASK (0x3 << ARM_TBFLAG_FPEXC_EL_SHIFT)
2163
2164 /* Bit usage when in AArch32 state: */
2165 #define ARM_TBFLAG_THUMB_SHIFT      0
2166 #define ARM_TBFLAG_THUMB_MASK       (1 << ARM_TBFLAG_THUMB_SHIFT)
2167 #define ARM_TBFLAG_VECLEN_SHIFT     1
2168 #define ARM_TBFLAG_VECLEN_MASK      (0x7 << ARM_TBFLAG_VECLEN_SHIFT)
2169 #define ARM_TBFLAG_VECSTRIDE_SHIFT  4
2170 #define ARM_TBFLAG_VECSTRIDE_MASK   (0x3 << ARM_TBFLAG_VECSTRIDE_SHIFT)
2171 #define ARM_TBFLAG_VFPEN_SHIFT      7
2172 #define ARM_TBFLAG_VFPEN_MASK       (1 << ARM_TBFLAG_VFPEN_SHIFT)
2173 #define ARM_TBFLAG_CONDEXEC_SHIFT   8
2174 #define ARM_TBFLAG_CONDEXEC_MASK    (0xff << ARM_TBFLAG_CONDEXEC_SHIFT)
2175 #define ARM_TBFLAG_SCTLR_B_SHIFT    16
2176 #define ARM_TBFLAG_SCTLR_B_MASK     (1 << ARM_TBFLAG_SCTLR_B_SHIFT)
2177 /* We store the bottom two bits of the CPAR as TB flags and handle
2178  * checks on the other bits at runtime
2179  */
2180 #define ARM_TBFLAG_XSCALE_CPAR_SHIFT 17
2181 #define ARM_TBFLAG_XSCALE_CPAR_MASK (3 << ARM_TBFLAG_XSCALE_CPAR_SHIFT)
2182 /* Indicates whether cp register reads and writes by guest code should access
2183  * the secure or nonsecure bank of banked registers; note that this is not
2184  * the same thing as the current security state of the processor!
2185  */
2186 #define ARM_TBFLAG_NS_SHIFT         19
2187 #define ARM_TBFLAG_NS_MASK          (1 << ARM_TBFLAG_NS_SHIFT)
2188 #define ARM_TBFLAG_BE_DATA_SHIFT    20
2189 #define ARM_TBFLAG_BE_DATA_MASK     (1 << ARM_TBFLAG_BE_DATA_SHIFT)
2190
2191 /* Bit usage when in AArch64 state */
2192 #define ARM_TBFLAG_TBI0_SHIFT 0        /* TBI0 for EL0/1 or TBI for EL2/3 */
2193 #define ARM_TBFLAG_TBI0_MASK (0x1ull << ARM_TBFLAG_TBI0_SHIFT)
2194 #define ARM_TBFLAG_TBI1_SHIFT 1        /* TBI1 for EL0/1  */
2195 #define ARM_TBFLAG_TBI1_MASK (0x1ull << ARM_TBFLAG_TBI1_SHIFT)
2196
2197 /* some convenience accessor macros */
2198 #define ARM_TBFLAG_AARCH64_STATE(F) \
2199     (((F) & ARM_TBFLAG_AARCH64_STATE_MASK) >> ARM_TBFLAG_AARCH64_STATE_SHIFT)
2200 #define ARM_TBFLAG_MMUIDX(F) \
2201     (((F) & ARM_TBFLAG_MMUIDX_MASK) >> ARM_TBFLAG_MMUIDX_SHIFT)
2202 #define ARM_TBFLAG_SS_ACTIVE(F) \
2203     (((F) & ARM_TBFLAG_SS_ACTIVE_MASK) >> ARM_TBFLAG_SS_ACTIVE_SHIFT)
2204 #define ARM_TBFLAG_PSTATE_SS(F) \
2205     (((F) & ARM_TBFLAG_PSTATE_SS_MASK) >> ARM_TBFLAG_PSTATE_SS_SHIFT)
2206 #define ARM_TBFLAG_FPEXC_EL(F) \
2207     (((F) & ARM_TBFLAG_FPEXC_EL_MASK) >> ARM_TBFLAG_FPEXC_EL_SHIFT)
2208 #define ARM_TBFLAG_THUMB(F) \
2209     (((F) & ARM_TBFLAG_THUMB_MASK) >> ARM_TBFLAG_THUMB_SHIFT)
2210 #define ARM_TBFLAG_VECLEN(F) \
2211     (((F) & ARM_TBFLAG_VECLEN_MASK) >> ARM_TBFLAG_VECLEN_SHIFT)
2212 #define ARM_TBFLAG_VECSTRIDE(F) \
2213     (((F) & ARM_TBFLAG_VECSTRIDE_MASK) >> ARM_TBFLAG_VECSTRIDE_SHIFT)
2214 #define ARM_TBFLAG_VFPEN(F) \
2215     (((F) & ARM_TBFLAG_VFPEN_MASK) >> ARM_TBFLAG_VFPEN_SHIFT)
2216 #define ARM_TBFLAG_CONDEXEC(F) \
2217     (((F) & ARM_TBFLAG_CONDEXEC_MASK) >> ARM_TBFLAG_CONDEXEC_SHIFT)
2218 #define ARM_TBFLAG_SCTLR_B(F) \
2219     (((F) & ARM_TBFLAG_SCTLR_B_MASK) >> ARM_TBFLAG_SCTLR_B_SHIFT)
2220 #define ARM_TBFLAG_XSCALE_CPAR(F) \
2221     (((F) & ARM_TBFLAG_XSCALE_CPAR_MASK) >> ARM_TBFLAG_XSCALE_CPAR_SHIFT)
2222 #define ARM_TBFLAG_NS(F) \
2223     (((F) & ARM_TBFLAG_NS_MASK) >> ARM_TBFLAG_NS_SHIFT)
2224 #define ARM_TBFLAG_BE_DATA(F) \
2225     (((F) & ARM_TBFLAG_BE_DATA_MASK) >> ARM_TBFLAG_BE_DATA_SHIFT)
2226 #define ARM_TBFLAG_TBI0(F) \
2227     (((F) & ARM_TBFLAG_TBI0_MASK) >> ARM_TBFLAG_TBI0_SHIFT)
2228 #define ARM_TBFLAG_TBI1(F) \
2229     (((F) & ARM_TBFLAG_TBI1_MASK) >> ARM_TBFLAG_TBI1_SHIFT)
2230
2231 static inline bool bswap_code(bool sctlr_b)
2232 {
2233 #ifdef CONFIG_USER_ONLY
2234     /* BE8 (SCTLR.B = 0, TARGET_WORDS_BIGENDIAN = 1) is mixed endian.
2235      * The invalid combination SCTLR.B=1/CPSR.E=1/TARGET_WORDS_BIGENDIAN=0
2236      * would also end up as a mixed-endian mode with BE code, LE data.
2237      */
2238     return
2239 #ifdef TARGET_WORDS_BIGENDIAN
2240         1 ^
2241 #endif
2242         sctlr_b;
2243 #else
2244     /* All code access in ARM is little endian, and there are no loaders
2245      * doing swaps that need to be reversed
2246      */
2247     return 0;
2248 #endif
2249 }
2250
2251 /* Return the exception level to which FP-disabled exceptions should
2252  * be taken, or 0 if FP is enabled.
2253  */
2254 static inline int fp_exception_el(CPUARMState *env)
2255 {
2256     int fpen;
2257     int cur_el = arm_current_el(env);
2258
2259     /* CPACR and the CPTR registers don't exist before v6, so FP is
2260      * always accessible
2261      */
2262     if (!arm_feature(env, ARM_FEATURE_V6)) {
2263         return 0;
2264     }
2265
2266     /* The CPACR controls traps to EL1, or PL1 if we're 32 bit:
2267      * 0, 2 : trap EL0 and EL1/PL1 accesses
2268      * 1    : trap only EL0 accesses
2269      * 3    : trap no accesses
2270      */
2271     fpen = extract32(env->cp15.cpacr_el1, 20, 2);
2272     switch (fpen) {
2273     case 0:
2274     case 2:
2275         if (cur_el == 0 || cur_el == 1) {
2276             /* Trap to PL1, which might be EL1 or EL3 */
2277             if (arm_is_secure(env) && !arm_el_is_aa64(env, 3)) {
2278                 return 3;
2279             }
2280             return 1;
2281         }
2282         if (cur_el == 3 && !is_a64(env)) {
2283             /* Secure PL1 running at EL3 */
2284             return 3;
2285         }
2286         break;
2287     case 1:
2288         if (cur_el == 0) {
2289             return 1;
2290         }
2291         break;
2292     case 3:
2293         break;
2294     }
2295
2296     /* For the CPTR registers we don't need to guard with an ARM_FEATURE
2297      * check because zero bits in the registers mean "don't trap".
2298      */
2299
2300     /* CPTR_EL2 : present in v7VE or v8 */
2301     if (cur_el <= 2 && extract32(env->cp15.cptr_el[2], 10, 1)
2302         && !arm_is_secure_below_el3(env)) {
2303         /* Trap FP ops at EL2, NS-EL1 or NS-EL0 to EL2 */
2304         return 2;
2305     }
2306
2307     /* CPTR_EL3 : present in v8 */
2308     if (extract32(env->cp15.cptr_el[3], 10, 1)) {
2309         /* Trap all FP ops to EL3 */
2310         return 3;
2311     }
2312
2313     return 0;
2314 }
2315
2316 #ifdef CONFIG_USER_ONLY
2317 static inline bool arm_cpu_bswap_data(CPUARMState *env)
2318 {
2319     return
2320 #ifdef TARGET_WORDS_BIGENDIAN
2321        1 ^
2322 #endif
2323        arm_cpu_data_is_big_endian(env);
2324 }
2325 #endif
2326
2327 #ifndef CONFIG_USER_ONLY
2328 /**
2329  * arm_regime_tbi0:
2330  * @env: CPUARMState
2331  * @mmu_idx: MMU index indicating required translation regime
2332  *
2333  * Extracts the TBI0 value from the appropriate TCR for the current EL
2334  *
2335  * Returns: the TBI0 value.
2336  */
2337 uint32_t arm_regime_tbi0(CPUARMState *env, ARMMMUIdx mmu_idx);
2338
2339 /**
2340  * arm_regime_tbi1:
2341  * @env: CPUARMState
2342  * @mmu_idx: MMU index indicating required translation regime
2343  *
2344  * Extracts the TBI1 value from the appropriate TCR for the current EL
2345  *
2346  * Returns: the TBI1 value.
2347  */
2348 uint32_t arm_regime_tbi1(CPUARMState *env, ARMMMUIdx mmu_idx);
2349 #else
2350 /* We can't handle tagged addresses properly in user-only mode */
2351 static inline uint32_t arm_regime_tbi0(CPUARMState *env, ARMMMUIdx mmu_idx)
2352 {
2353     return 0;
2354 }
2355
2356 static inline uint32_t arm_regime_tbi1(CPUARMState *env, ARMMMUIdx mmu_idx)
2357 {
2358     return 0;
2359 }
2360 #endif
2361
2362 static inline void cpu_get_tb_cpu_state(CPUARMState *env, target_ulong *pc,
2363                                         target_ulong *cs_base, uint32_t *flags)
2364 {
2365     ARMMMUIdx mmu_idx = cpu_mmu_index(env, false);
2366     if (is_a64(env)) {
2367         *pc = env->pc;
2368         *flags = ARM_TBFLAG_AARCH64_STATE_MASK;
2369         /* Get control bits for tagged addresses */
2370         *flags |= (arm_regime_tbi0(env, mmu_idx) << ARM_TBFLAG_TBI0_SHIFT);
2371         *flags |= (arm_regime_tbi1(env, mmu_idx) << ARM_TBFLAG_TBI1_SHIFT);
2372     } else {
2373         *pc = env->regs[15];
2374         *flags = (env->thumb << ARM_TBFLAG_THUMB_SHIFT)
2375             | (env->vfp.vec_len << ARM_TBFLAG_VECLEN_SHIFT)
2376             | (env->vfp.vec_stride << ARM_TBFLAG_VECSTRIDE_SHIFT)
2377             | (env->condexec_bits << ARM_TBFLAG_CONDEXEC_SHIFT)
2378             | (arm_sctlr_b(env) << ARM_TBFLAG_SCTLR_B_SHIFT);
2379         if (!(access_secure_reg(env))) {
2380             *flags |= ARM_TBFLAG_NS_MASK;
2381         }
2382         if (env->vfp.xregs[ARM_VFP_FPEXC] & (1 << 30)
2383             || arm_el_is_aa64(env, 1)) {
2384             *flags |= ARM_TBFLAG_VFPEN_MASK;
2385         }
2386         *flags |= (extract32(env->cp15.c15_cpar, 0, 2)
2387                    << ARM_TBFLAG_XSCALE_CPAR_SHIFT);
2388     }
2389
2390     *flags |= (mmu_idx << ARM_TBFLAG_MMUIDX_SHIFT);
2391
2392     /* The SS_ACTIVE and PSTATE_SS bits correspond to the state machine
2393      * states defined in the ARM ARM for software singlestep:
2394      *  SS_ACTIVE   PSTATE.SS   State
2395      *     0            x       Inactive (the TB flag for SS is always 0)
2396      *     1            0       Active-pending
2397      *     1            1       Active-not-pending
2398      */
2399     if (arm_singlestep_active(env)) {
2400         *flags |= ARM_TBFLAG_SS_ACTIVE_MASK;
2401         if (is_a64(env)) {
2402             if (env->pstate & PSTATE_SS) {
2403                 *flags |= ARM_TBFLAG_PSTATE_SS_MASK;
2404             }
2405         } else {
2406             if (env->uncached_cpsr & PSTATE_SS) {
2407                 *flags |= ARM_TBFLAG_PSTATE_SS_MASK;
2408             }
2409         }
2410     }
2411     if (arm_cpu_data_is_big_endian(env)) {
2412         *flags |= ARM_TBFLAG_BE_DATA_MASK;
2413     }
2414     *flags |= fp_exception_el(env) << ARM_TBFLAG_FPEXC_EL_SHIFT;
2415
2416     *cs_base = 0;
2417 }
2418
2419 enum {
2420     QEMU_PSCI_CONDUIT_DISABLED = 0,
2421     QEMU_PSCI_CONDUIT_SMC = 1,
2422     QEMU_PSCI_CONDUIT_HVC = 2,
2423 };
2424
2425 #ifndef CONFIG_USER_ONLY
2426 /* Return the address space index to use for a memory access */
2427 static inline int arm_asidx_from_attrs(CPUState *cs, MemTxAttrs attrs)
2428 {
2429     return attrs.secure ? ARMASIdx_S : ARMASIdx_NS;
2430 }
2431
2432 /* Return the AddressSpace to use for a memory access
2433  * (which depends on whether the access is S or NS, and whether
2434  * the board gave us a separate AddressSpace for S accesses).
2435  */
2436 static inline AddressSpace *arm_addressspace(CPUState *cs, MemTxAttrs attrs)
2437 {
2438     return cpu_get_address_space(cs, arm_asidx_from_attrs(cs, attrs));
2439 }
2440 #endif
2441
2442 /**
2443  * arm_register_el_change_hook:
2444  * Register a hook function which will be called back whenever this
2445  * CPU changes exception level or mode. The hook function will be
2446  * passed a pointer to the ARMCPU and the opaque data pointer passed
2447  * to this function when the hook was registered.
2448  *
2449  * Note that we currently only support registering a single hook function,
2450  * and will assert if this function is called twice.
2451  * This facility is intended for the use of the GICv3 emulation.
2452  */
2453 void arm_register_el_change_hook(ARMCPU *cpu, ARMELChangeHook *hook,
2454                                  void *opaque);
2455
2456 /**
2457  * arm_get_el_change_hook_opaque:
2458  * Return the opaque data that will be used by the el_change_hook
2459  * for this CPU.
2460  */
2461 static inline void *arm_get_el_change_hook_opaque(ARMCPU *cpu)
2462 {
2463     return cpu->el_change_hook_opaque;
2464 }
2465
2466 #endif