target/riscv/cpu_helper.c

   1 /*
   2  * RISC-V CPU helpers for qemu.
   3  *
   4  * Copyright (c) 2016-2017 Sagar Karandikar, sagark@eecs.berkeley.edu
   5  * Copyright (c) 2017-2018 SiFive, Inc.
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms and conditions of the GNU General Public License,
   9  * version 2 or later, as published by the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #include "qemu/osdep.h"
  21 #include "qemu/log.h"
  22 #include "qemu/main-loop.h"
  23 #include "cpu.h"
  24 #include "internals.h"
  25 #include "pmu.h"
  26 #include "exec/exec-all.h"
  27 #include "instmap.h"
  28 #include "tcg/tcg-op.h"
  29 #include "trace.h"
  30 #include "semihosting/common-semi.h"
  31 #include "sysemu/cpu-timers.h"
  32 #include "cpu_bits.h"
  33 #include "debug.h"
  34
  35 int riscv_cpu_mmu_index(CPURISCVState *env, bool ifetch)
  36 {
  37 #ifdef CONFIG_USER_ONLY
  38     return 0;
  39 #else
  40     bool virt = env->virt_enabled;
  41     int mode = env->priv;
  42
  43     /* All priv -> mmu_idx mapping are here */
  44     if (!ifetch) {
  45         uint64_t status = env->mstatus;
  46
  47         if (mode == PRV_M && get_field(status, MSTATUS_MPRV)) {
  48             mode = get_field(env->mstatus, MSTATUS_MPP);
  49             virt = get_field(env->mstatus, MSTATUS_MPV);
  50             if (virt) {
  51                 status = env->vsstatus;
  52             }
  53         }
  54         if (mode == PRV_S && get_field(status, MSTATUS_SUM)) {
  55             mode = MMUIdx_S_SUM;
  56         }
  57     }
  58
  59     return mode | (virt ? MMU_2STAGE_BIT : 0);
  60 #endif
  61 }
  62
  63 void cpu_get_tb_cpu_state(CPURISCVState *env, target_ulong *pc,
  64                           target_ulong *cs_base, uint32_t *pflags)
  65 {
  66     CPUState *cs = env_cpu(env);
  67     RISCVCPU *cpu = RISCV_CPU(cs);
  68     RISCVExtStatus fs, vs;
  69     uint32_t flags = 0;
  70
  71     *pc = env->xl == MXL_RV32 ? env->pc & UINT32_MAX : env->pc;
  72     *cs_base = 0;
  73
  74     if (cpu->cfg.ext_zve32f) {
  75         /*
  76          * If env->vl equals to VLMAX, we can use generic vector operation
  77          * expanders (GVEC) to accerlate the vector operations.
  78          * However, as LMUL could be a fractional number. The maximum
  79          * vector size can be operated might be less than 8 bytes,
  80          * which is not supported by GVEC. So we set vl_eq_vlmax flag to true
  81          * only when maxsz >= 8 bytes.
  82          */
  83         uint32_t vlmax = vext_get_vlmax(cpu, env->vtype);
  84         uint32_t sew = FIELD_EX64(env->vtype, VTYPE, VSEW);
  85         uint32_t maxsz = vlmax << sew;
  86         bool vl_eq_vlmax = (env->vstart == 0) && (vlmax == env->vl) &&
  87                            (maxsz >= 8);
  88         flags = FIELD_DP32(flags, TB_FLAGS, VILL, env->vill);
  89         flags = FIELD_DP32(flags, TB_FLAGS, SEW, sew);
  90         flags = FIELD_DP32(flags, TB_FLAGS, LMUL,
  91                            FIELD_EX64(env->vtype, VTYPE, VLMUL));
  92         flags = FIELD_DP32(flags, TB_FLAGS, VL_EQ_VLMAX, vl_eq_vlmax);
  93         flags = FIELD_DP32(flags, TB_FLAGS, VTA,
  94                            FIELD_EX64(env->vtype, VTYPE, VTA));
  95         flags = FIELD_DP32(flags, TB_FLAGS, VMA,
  96                            FIELD_EX64(env->vtype, VTYPE, VMA));
  97         flags = FIELD_DP32(flags, TB_FLAGS, VSTART_EQ_ZERO, env->vstart == 0);
  98     } else {
  99         flags = FIELD_DP32(flags, TB_FLAGS, VILL, 1);
 100     }
 101
 102 #ifdef CONFIG_USER_ONLY
 103     fs = EXT_STATUS_DIRTY;
 104     vs = EXT_STATUS_DIRTY;
 105 #else
 106     flags = FIELD_DP32(flags, TB_FLAGS, PRIV, env->priv);
 107
 108     flags |= cpu_mmu_index(env, 0);
 109     fs = get_field(env->mstatus, MSTATUS_FS);
 110     vs = get_field(env->mstatus, MSTATUS_VS);
 111
 112     if (env->virt_enabled) {
 113         flags = FIELD_DP32(flags, TB_FLAGS, VIRT_ENABLED, 1);
 114         /*
 115          * Merge DISABLED and !DIRTY states using MIN.
 116          * We will set both fields when dirtying.
 117          */
 118         fs = MIN(fs, get_field(env->mstatus_hs, MSTATUS_FS));
 119         vs = MIN(vs, get_field(env->mstatus_hs, MSTATUS_VS));
 120     }
 121
 122     if (cpu->cfg.debug && !icount_enabled()) {
 123         flags = FIELD_DP32(flags, TB_FLAGS, ITRIGGER, env->itrigger_enabled);
 124     }
 125 #endif
 126
 127     flags = FIELD_DP32(flags, TB_FLAGS, FS, fs);
 128     flags = FIELD_DP32(flags, TB_FLAGS, VS, vs);
 129     flags = FIELD_DP32(flags, TB_FLAGS, XL, env->xl);
 130     if (env->cur_pmmask < (env->xl == MXL_RV32 ? UINT32_MAX : UINT64_MAX)) {
 131         flags = FIELD_DP32(flags, TB_FLAGS, PM_MASK_ENABLED, 1);
 132     }
 133     if (env->cur_pmbase != 0) {
 134         flags = FIELD_DP32(flags, TB_FLAGS, PM_BASE_ENABLED, 1);
 135     }
 136
 137     *pflags = flags;
 138 }
 139
 140 void riscv_cpu_update_mask(CPURISCVState *env)
 141 {
 142     target_ulong mask = -1, base = 0;
 143     /*
 144      * TODO: Current RVJ spec does not specify
 145      * how the extension interacts with XLEN.
 146      */
 147 #ifndef CONFIG_USER_ONLY
 148     if (riscv_has_ext(env, RVJ)) {
 149         switch (env->priv) {
 150         case PRV_M:
 151             if (env->mmte & M_PM_ENABLE) {
 152                 mask = env->mpmmask;
 153                 base = env->mpmbase;
 154             }
 155             break;
 156         case PRV_S:
 157             if (env->mmte & S_PM_ENABLE) {
 158                 mask = env->spmmask;
 159                 base = env->spmbase;
 160             }
 161             break;
 162         case PRV_U:
 163             if (env->mmte & U_PM_ENABLE) {
 164                 mask = env->upmmask;
 165                 base = env->upmbase;
 166             }
 167             break;
 168         default:
 169             g_assert_not_reached();
 170         }
 171     }
 172 #endif
 173     if (env->xl == MXL_RV32) {
 174         env->cur_pmmask = mask & UINT32_MAX;
 175         env->cur_pmbase = base & UINT32_MAX;
 176     } else {
 177         env->cur_pmmask = mask;
 178         env->cur_pmbase = base;
 179     }
 180 }
 181
 182 #ifndef CONFIG_USER_ONLY
 183
 184 /*
 185  * The HS-mode is allowed to configure priority only for the
 186  * following VS-mode local interrupts:
 187  *
 188  * 0  (Reserved interrupt, reads as zero)
 189  * 1  Supervisor software interrupt
 190  * 4  (Reserved interrupt, reads as zero)
 191  * 5  Supervisor timer interrupt
 192  * 8  (Reserved interrupt, reads as zero)
 193  * 13 (Reserved interrupt)
 194  * 14 "
 195  * 15 "
 196  * 16 "
 197  * 17 "
 198  * 18 "
 199  * 19 "
 200  * 20 "
 201  * 21 "
 202  * 22 "
 203  * 23 "
 204  */
 205
 206 static const int hviprio_index2irq[] = {
 207     0, 1, 4, 5, 8, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23 };
 208 static const int hviprio_index2rdzero[] = {
 209     1, 0, 1, 0, 1, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0 };
 210
 211 int riscv_cpu_hviprio_index2irq(int index, int *out_irq, int *out_rdzero)
 212 {
 213     if (index < 0 || ARRAY_SIZE(hviprio_index2irq) <= index) {
 214         return -EINVAL;
 215     }
 216
 217     if (out_irq) {
 218         *out_irq = hviprio_index2irq[index];
 219     }
 220
 221     if (out_rdzero) {
 222         *out_rdzero = hviprio_index2rdzero[index];
 223     }
 224
 225     return 0;
 226 }
 227
 228 /*
 229  * Default priorities of local interrupts are defined in the
 230  * RISC-V Advanced Interrupt Architecture specification.
 231  *
 232  * ----------------------------------------------------------------
 233  *  Default  |
 234  *  Priority | Major Interrupt Numbers
 235  * ----------------------------------------------------------------
 236  *  Highest  | 47, 23, 46, 45, 22, 44,
 237  *           | 43, 21, 42, 41, 20, 40
 238  *           |
 239  *           | 11 (0b),  3 (03),  7 (07)
 240  *           |  9 (09),  1 (01),  5 (05)
 241  *           | 12 (0c)
 242  *           | 10 (0a),  2 (02),  6 (06)
 243  *           |
 244  *           | 39, 19, 38, 37, 18, 36,
 245  *  Lowest   | 35, 17, 34, 33, 16, 32
 246  * ----------------------------------------------------------------
 247  */
 248 static const uint8_t default_iprio[64] = {
 249     /* Custom interrupts 48 to 63 */
 250     [63] = IPRIO_MMAXIPRIO,
 251     [62] = IPRIO_MMAXIPRIO,
 252     [61] = IPRIO_MMAXIPRIO,
 253     [60] = IPRIO_MMAXIPRIO,
 254     [59] = IPRIO_MMAXIPRIO,
 255     [58] = IPRIO_MMAXIPRIO,
 256     [57] = IPRIO_MMAXIPRIO,
 257     [56] = IPRIO_MMAXIPRIO,
 258     [55] = IPRIO_MMAXIPRIO,
 259     [54] = IPRIO_MMAXIPRIO,
 260     [53] = IPRIO_MMAXIPRIO,
 261     [52] = IPRIO_MMAXIPRIO,
 262     [51] = IPRIO_MMAXIPRIO,
 263     [50] = IPRIO_MMAXIPRIO,
 264     [49] = IPRIO_MMAXIPRIO,
 265     [48] = IPRIO_MMAXIPRIO,
 266
 267     /* Custom interrupts 24 to 31 */
 268     [31] = IPRIO_MMAXIPRIO,
 269     [30] = IPRIO_MMAXIPRIO,
 270     [29] = IPRIO_MMAXIPRIO,
 271     [28] = IPRIO_MMAXIPRIO,
 272     [27] = IPRIO_MMAXIPRIO,
 273     [26] = IPRIO_MMAXIPRIO,
 274     [25] = IPRIO_MMAXIPRIO,
 275     [24] = IPRIO_MMAXIPRIO,
 276
 277     [47] = IPRIO_DEFAULT_UPPER,
 278     [23] = IPRIO_DEFAULT_UPPER + 1,
 279     [46] = IPRIO_DEFAULT_UPPER + 2,
 280     [45] = IPRIO_DEFAULT_UPPER + 3,
 281     [22] = IPRIO_DEFAULT_UPPER + 4,
 282     [44] = IPRIO_DEFAULT_UPPER + 5,
 283
 284     [43] = IPRIO_DEFAULT_UPPER + 6,
 285     [21] = IPRIO_DEFAULT_UPPER + 7,
 286     [42] = IPRIO_DEFAULT_UPPER + 8,
 287     [41] = IPRIO_DEFAULT_UPPER + 9,
 288     [20] = IPRIO_DEFAULT_UPPER + 10,
 289     [40] = IPRIO_DEFAULT_UPPER + 11,
 290
 291     [11] = IPRIO_DEFAULT_M,
 292     [3]  = IPRIO_DEFAULT_M + 1,
 293     [7]  = IPRIO_DEFAULT_M + 2,
 294
 295     [9]  = IPRIO_DEFAULT_S,
 296     [1]  = IPRIO_DEFAULT_S + 1,
 297     [5]  = IPRIO_DEFAULT_S + 2,
 298
 299     [12] = IPRIO_DEFAULT_SGEXT,
 300
 301     [10] = IPRIO_DEFAULT_VS,
 302     [2]  = IPRIO_DEFAULT_VS + 1,
 303     [6]  = IPRIO_DEFAULT_VS + 2,
 304
 305     [39] = IPRIO_DEFAULT_LOWER,
 306     [19] = IPRIO_DEFAULT_LOWER + 1,
 307     [38] = IPRIO_DEFAULT_LOWER + 2,
 308     [37] = IPRIO_DEFAULT_LOWER + 3,
 309     [18] = IPRIO_DEFAULT_LOWER + 4,
 310     [36] = IPRIO_DEFAULT_LOWER + 5,
 311
 312     [35] = IPRIO_DEFAULT_LOWER + 6,
 313     [17] = IPRIO_DEFAULT_LOWER + 7,
 314     [34] = IPRIO_DEFAULT_LOWER + 8,
 315     [33] = IPRIO_DEFAULT_LOWER + 9,
 316     [16] = IPRIO_DEFAULT_LOWER + 10,
 317     [32] = IPRIO_DEFAULT_LOWER + 11,
 318 };
 319
 320 uint8_t riscv_cpu_default_priority(int irq)
 321 {
 322     if (irq < 0 || irq > 63) {
 323         return IPRIO_MMAXIPRIO;
 324     }
 325
 326     return default_iprio[irq] ? default_iprio[irq] : IPRIO_MMAXIPRIO;
 327 };
 328
 329 static int riscv_cpu_pending_to_irq(CPURISCVState *env,
 330                                     int extirq, unsigned int extirq_def_prio,
 331                                     uint64_t pending, uint8_t *iprio)
 332 {
 333     int irq, best_irq = RISCV_EXCP_NONE;
 334     unsigned int prio, best_prio = UINT_MAX;
 335
 336     if (!pending) {
 337         return RISCV_EXCP_NONE;
 338     }
 339
 340     irq = ctz64(pending);
 341     if (!((extirq == IRQ_M_EXT) ? riscv_cpu_cfg(env)->ext_smaia :
 342                                   riscv_cpu_cfg(env)->ext_ssaia)) {
 343         return irq;
 344     }
 345
 346     pending = pending >> irq;
 347     while (pending) {
 348         prio = iprio[irq];
 349         if (!prio) {
 350             if (irq == extirq) {
 351                 prio = extirq_def_prio;
 352             } else {
 353                 prio = (riscv_cpu_default_priority(irq) < extirq_def_prio) ?
 354                        1 : IPRIO_MMAXIPRIO;
 355             }
 356         }
 357         if ((pending & 0x1) && (prio <= best_prio)) {
 358             best_irq = irq;
 359             best_prio = prio;
 360         }
 361         irq++;
 362         pending = pending >> 1;
 363     }
 364
 365     return best_irq;
 366 }
 367
 368 uint64_t riscv_cpu_all_pending(CPURISCVState *env)
 369 {
 370     uint32_t gein = get_field(env->hstatus, HSTATUS_VGEIN);
 371     uint64_t vsgein = (env->hgeip & (1ULL << gein)) ? MIP_VSEIP : 0;
 372     uint64_t vstip = (env->vstime_irq) ? MIP_VSTIP : 0;
 373
 374     return (env->mip | vsgein | vstip) & env->mie;
 375 }
 376
 377 int riscv_cpu_mirq_pending(CPURISCVState *env)
 378 {
 379     uint64_t irqs = riscv_cpu_all_pending(env) & ~env->mideleg &
 380                     ~(MIP_SGEIP | MIP_VSSIP | MIP_VSTIP | MIP_VSEIP);
 381
 382     return riscv_cpu_pending_to_irq(env, IRQ_M_EXT, IPRIO_DEFAULT_M,
 383                                     irqs, env->miprio);
 384 }
 385
 386 int riscv_cpu_sirq_pending(CPURISCVState *env)
 387 {
 388     uint64_t irqs = riscv_cpu_all_pending(env) & env->mideleg &
 389                     ~(MIP_VSSIP | MIP_VSTIP | MIP_VSEIP);
 390
 391     return riscv_cpu_pending_to_irq(env, IRQ_S_EXT, IPRIO_DEFAULT_S,
 392                                     irqs, env->siprio);
 393 }
 394
 395 int riscv_cpu_vsirq_pending(CPURISCVState *env)
 396 {
 397     uint64_t irqs = riscv_cpu_all_pending(env) & env->mideleg &
 398                     (MIP_VSSIP | MIP_VSTIP | MIP_VSEIP);
 399
 400     return riscv_cpu_pending_to_irq(env, IRQ_S_EXT, IPRIO_DEFAULT_S,
 401                                     irqs >> 1, env->hviprio);
 402 }
 403
 404 static int riscv_cpu_local_irq_pending(CPURISCVState *env)
 405 {
 406     int virq;
 407     uint64_t irqs, pending, mie, hsie, vsie;
 408
 409     /* Determine interrupt enable state of all privilege modes */
 410     if (env->virt_enabled) {
 411         mie = 1;
 412         hsie = 1;
 413         vsie = (env->priv < PRV_S) ||
 414                (env->priv == PRV_S && get_field(env->mstatus, MSTATUS_SIE));
 415     } else {
 416         mie = (env->priv < PRV_M) ||
 417               (env->priv == PRV_M && get_field(env->mstatus, MSTATUS_MIE));
 418         hsie = (env->priv < PRV_S) ||
 419                (env->priv == PRV_S && get_field(env->mstatus, MSTATUS_SIE));
 420         vsie = 0;
 421     }
 422
 423     /* Determine all pending interrupts */
 424     pending = riscv_cpu_all_pending(env);
 425
 426     /* Check M-mode interrupts */
 427     irqs = pending & ~env->mideleg & -mie;
 428     if (irqs) {
 429         return riscv_cpu_pending_to_irq(env, IRQ_M_EXT, IPRIO_DEFAULT_M,
 430                                         irqs, env->miprio);
 431     }
 432
 433     /* Check HS-mode interrupts */
 434     irqs = pending & env->mideleg & ~env->hideleg & -hsie;
 435     if (irqs) {
 436         return riscv_cpu_pending_to_irq(env, IRQ_S_EXT, IPRIO_DEFAULT_S,
 437                                         irqs, env->siprio);
 438     }
 439
 440     /* Check VS-mode interrupts */
 441     irqs = pending & env->mideleg & env->hideleg & -vsie;
 442     if (irqs) {
 443         virq = riscv_cpu_pending_to_irq(env, IRQ_S_EXT, IPRIO_DEFAULT_S,
 444                                         irqs >> 1, env->hviprio);
 445         return (virq <= 0) ? virq : virq + 1;
 446     }
 447
 448     /* Indicate no pending interrupt */
 449     return RISCV_EXCP_NONE;
 450 }
 451
 452 bool riscv_cpu_exec_interrupt(CPUState *cs, int interrupt_request)
 453 {
 454     if (interrupt_request & CPU_INTERRUPT_HARD) {
 455         RISCVCPU *cpu = RISCV_CPU(cs);
 456         CPURISCVState *env = &cpu->env;
 457         int interruptno = riscv_cpu_local_irq_pending(env);
 458         if (interruptno >= 0) {
 459             cs->exception_index = RISCV_EXCP_INT_FLAG | interruptno;
 460             riscv_cpu_do_interrupt(cs);
 461             return true;
 462         }
 463     }
 464     return false;
 465 }
 466
 467 /* Return true is floating point support is currently enabled */
 468 bool riscv_cpu_fp_enabled(CPURISCVState *env)
 469 {
 470     if (env->mstatus & MSTATUS_FS) {
 471         if (env->virt_enabled && !(env->mstatus_hs & MSTATUS_FS)) {
 472             return false;
 473         }
 474         return true;
 475     }
 476
 477     return false;
 478 }
 479
 480 /* Return true is vector support is currently enabled */
 481 bool riscv_cpu_vector_enabled(CPURISCVState *env)
 482 {
 483     if (env->mstatus & MSTATUS_VS) {
 484         if (env->virt_enabled && !(env->mstatus_hs & MSTATUS_VS)) {
 485             return false;
 486         }
 487         return true;
 488     }
 489
 490     return false;
 491 }
 492
 493 void riscv_cpu_swap_hypervisor_regs(CPURISCVState *env)
 494 {
 495     uint64_t mstatus_mask = MSTATUS_MXR | MSTATUS_SUM |
 496                             MSTATUS_SPP | MSTATUS_SPIE | MSTATUS_SIE |
 497                             MSTATUS64_UXL | MSTATUS_VS;
 498
 499     if (riscv_has_ext(env, RVF)) {
 500         mstatus_mask |= MSTATUS_FS;
 501     }
 502     bool current_virt = env->virt_enabled;
 503
 504     g_assert(riscv_has_ext(env, RVH));
 505
 506     if (current_virt) {
 507         /* Current V=1 and we are about to change to V=0 */
 508         env->vsstatus = env->mstatus & mstatus_mask;
 509         env->mstatus &= ~mstatus_mask;
 510         env->mstatus |= env->mstatus_hs;
 511
 512         env->vstvec = env->stvec;
 513         env->stvec = env->stvec_hs;
 514
 515         env->vsscratch = env->sscratch;
 516         env->sscratch = env->sscratch_hs;
 517
 518         env->vsepc = env->sepc;
 519         env->sepc = env->sepc_hs;
 520
 521         env->vscause = env->scause;
 522         env->scause = env->scause_hs;
 523
 524         env->vstval = env->stval;
 525         env->stval = env->stval_hs;
 526
 527         env->vsatp = env->satp;
 528         env->satp = env->satp_hs;
 529     } else {
 530         /* Current V=0 and we are about to change to V=1 */
 531         env->mstatus_hs = env->mstatus & mstatus_mask;
 532         env->mstatus &= ~mstatus_mask;
 533         env->mstatus |= env->vsstatus;
 534
 535         env->stvec_hs = env->stvec;
 536         env->stvec = env->vstvec;
 537
 538         env->sscratch_hs = env->sscratch;
 539         env->sscratch = env->vsscratch;
 540
 541         env->sepc_hs = env->sepc;
 542         env->sepc = env->vsepc;
 543
 544         env->scause_hs = env->scause;
 545         env->scause = env->vscause;
 546
 547         env->stval_hs = env->stval;
 548         env->stval = env->vstval;
 549
 550         env->satp_hs = env->satp;
 551         env->satp = env->vsatp;
 552     }
 553 }
 554
 555 target_ulong riscv_cpu_get_geilen(CPURISCVState *env)
 556 {
 557     if (!riscv_has_ext(env, RVH)) {
 558         return 0;
 559     }
 560
 561     return env->geilen;
 562 }
 563
 564 void riscv_cpu_set_geilen(CPURISCVState *env, target_ulong geilen)
 565 {
 566     if (!riscv_has_ext(env, RVH)) {
 567         return;
 568     }
 569
 570     if (geilen > (TARGET_LONG_BITS - 1)) {
 571         return;
 572     }
 573
 574     env->geilen = geilen;
 575 }
 576
 577 /* This function can only be called to set virt when RVH is enabled */
 578 void riscv_cpu_set_virt_enabled(CPURISCVState *env, bool enable)
 579 {
 580     /* Flush the TLB on all virt mode changes. */
 581     if (env->virt_enabled != enable) {
 582         tlb_flush(env_cpu(env));
 583     }
 584
 585     env->virt_enabled = enable;
 586
 587     if (enable) {
 588         /*
 589          * The guest external interrupts from an interrupt controller are
 590          * delivered only when the Guest/VM is running (i.e. V=1). This means
 591          * any guest external interrupt which is triggered while the Guest/VM
 592          * is not running (i.e. V=0) will be missed on QEMU resulting in guest
 593          * with sluggish response to serial console input and other I/O events.
 594          *
 595          * To solve this, we check and inject interrupt after setting V=1.
 596          */
 597         riscv_cpu_update_mip(env, 0, 0);
 598     }
 599 }
 600
 601 int riscv_cpu_claim_interrupts(RISCVCPU *cpu, uint64_t interrupts)
 602 {
 603     CPURISCVState *env = &cpu->env;
 604     if (env->miclaim & interrupts) {
 605         return -1;
 606     } else {
 607         env->miclaim |= interrupts;
 608         return 0;
 609     }
 610 }
 611
 612 uint64_t riscv_cpu_update_mip(CPURISCVState *env, uint64_t mask,
 613                               uint64_t value)
 614 {
 615     CPUState *cs = env_cpu(env);
 616     uint64_t gein, vsgein = 0, vstip = 0, old = env->mip;
 617
 618     if (env->virt_enabled) {
 619         gein = get_field(env->hstatus, HSTATUS_VGEIN);
 620         vsgein = (env->hgeip & (1ULL << gein)) ? MIP_VSEIP : 0;
 621     }
 622
 623     vstip = env->vstime_irq ? MIP_VSTIP : 0;
 624
 625     QEMU_IOTHREAD_LOCK_GUARD();
 626
 627     env->mip = (env->mip & ~mask) | (value & mask);
 628
 629     if (env->mip | vsgein | vstip) {
 630         cpu_interrupt(cs, CPU_INTERRUPT_HARD);
 631     } else {
 632         cpu_reset_interrupt(cs, CPU_INTERRUPT_HARD);
 633     }
 634
 635     return old;
 636 }
 637
 638 void riscv_cpu_set_rdtime_fn(CPURISCVState *env, uint64_t (*fn)(void *),
 639                              void *arg)
 640 {
 641     env->rdtime_fn = fn;
 642     env->rdtime_fn_arg = arg;
 643 }
 644
 645 void riscv_cpu_set_aia_ireg_rmw_fn(CPURISCVState *env, uint32_t priv,
 646                                    int (*rmw_fn)(void *arg,
 647                                                  target_ulong reg,
 648                                                  target_ulong *val,
 649                                                  target_ulong new_val,
 650                                                  target_ulong write_mask),
 651                                    void *rmw_fn_arg)
 652 {
 653     if (priv <= PRV_M) {
 654         env->aia_ireg_rmw_fn[priv] = rmw_fn;
 655         env->aia_ireg_rmw_fn_arg[priv] = rmw_fn_arg;
 656     }
 657 }
 658
 659 void riscv_cpu_set_mode(CPURISCVState *env, target_ulong newpriv)
 660 {
 661     g_assert(newpriv <= PRV_M && newpriv != PRV_RESERVED);
 662
 663     if (icount_enabled() && newpriv != env->priv) {
 664         riscv_itrigger_update_priv(env);
 665     }
 666     /* tlb_flush is unnecessary as mode is contained in mmu_idx */
 667     env->priv = newpriv;
 668     env->xl = cpu_recompute_xl(env);
 669     riscv_cpu_update_mask(env);
 670
 671     /*
 672      * Clear the load reservation - otherwise a reservation placed in one
 673      * context/process can be used by another, resulting in an SC succeeding
 674      * incorrectly. Version 2.2 of the ISA specification explicitly requires
 675      * this behaviour, while later revisions say that the kernel "should" use
 676      * an SC instruction to force the yielding of a load reservation on a
 677      * preemptive context switch. As a result, do both.
 678      */
 679     env->load_res = -1;
 680 }
 681
 682 /*
 683  * get_physical_address_pmp - check PMP permission for this physical address
 684  *
 685  * Match the PMP region and check permission for this physical address and it's
 686  * TLB page. Returns 0 if the permission checking was successful
 687  *
 688  * @env: CPURISCVState
 689  * @prot: The returned protection attributes
 690  * @tlb_size: TLB page size containing addr. It could be modified after PMP
 691  *            permission checking. NULL if not set TLB page for addr.
 692  * @addr: The physical address to be checked permission
 693  * @access_type: The type of MMU access
 694  * @mode: Indicates current privilege level.
 695  */
 696 static int get_physical_address_pmp(CPURISCVState *env, int *prot,
 697                                     target_ulong *tlb_size, hwaddr addr,
 698                                     int size, MMUAccessType access_type,
 699                                     int mode)
 700 {
 701     pmp_priv_t pmp_priv;
 702     int pmp_index = -1;
 703
 704     if (!riscv_cpu_cfg(env)->pmp) {
 705         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
 706         return TRANSLATE_SUCCESS;
 707     }
 708
 709     pmp_index = pmp_hart_has_privs(env, addr, size, 1 << access_type,
 710                                    &pmp_priv, mode);
 711     if (pmp_index < 0) {
 712         *prot = 0;
 713         return TRANSLATE_PMP_FAIL;
 714     }
 715
 716     *prot = pmp_priv_to_page_prot(pmp_priv);
 717     if ((tlb_size != NULL) && pmp_index != MAX_RISCV_PMPS) {
 718         target_ulong tlb_sa = addr & ~(TARGET_PAGE_SIZE - 1);
 719         target_ulong tlb_ea = tlb_sa + TARGET_PAGE_SIZE - 1;
 720
 721         *tlb_size = pmp_get_tlb_size(env, pmp_index, tlb_sa, tlb_ea);
 722     }
 723
 724     return TRANSLATE_SUCCESS;
 725 }
 726
 727 /*
 728  * get_physical_address - get the physical address for this virtual address
 729  *
 730  * Do a page table walk to obtain the physical address corresponding to a
 731  * virtual address. Returns 0 if the translation was successful
 732  *
 733  * Adapted from Spike's mmu_t::translate and mmu_t::walk
 734  *
 735  * @env: CPURISCVState
 736  * @physical: This will be set to the calculated physical address
 737  * @prot: The returned protection attributes
 738  * @addr: The virtual address or guest physical address to be translated
 739  * @fault_pte_addr: If not NULL, this will be set to fault pte address
 740  *                  when a error occurs on pte address translation.
 741  *                  This will already be shifted to match htval.
 742  * @access_type: The type of MMU access
 743  * @mmu_idx: Indicates current privilege level
 744  * @first_stage: Are we in first stage translation?
 745  *               Second stage is used for hypervisor guest translation
 746  * @two_stage: Are we going to perform two stage translation
 747  * @is_debug: Is this access from a debugger or the monitor?
 748  */
 749 static int get_physical_address(CPURISCVState *env, hwaddr *physical,
 750                                 int *prot, vaddr addr,
 751                                 target_ulong *fault_pte_addr,
 752                                 int access_type, int mmu_idx,
 753                                 bool first_stage, bool two_stage,
 754                                 bool is_debug)
 755 {
 756     /*
 757      * NOTE: the env->pc value visible here will not be
 758      * correct, but the value visible to the exception handler
 759      * (riscv_cpu_do_interrupt) is correct
 760      */
 761     MemTxResult res;
 762     MemTxAttrs attrs = MEMTXATTRS_UNSPECIFIED;
 763     int mode = mmuidx_priv(mmu_idx);
 764     bool use_background = false;
 765     hwaddr ppn;
 766     int napot_bits = 0;
 767     target_ulong napot_mask;
 768
 769     /*
 770      * Check if we should use the background registers for the two
 771      * stage translation. We don't need to check if we actually need
 772      * two stage translation as that happened before this function
 773      * was called. Background registers will be used if the guest has
 774      * forced a two stage translation to be on (in HS or M mode).
 775      */
 776     if (!env->virt_enabled && two_stage) {
 777         use_background = true;
 778     }
 779
 780     if (mode == PRV_M || !riscv_cpu_cfg(env)->mmu) {
 781         *physical = addr;
 782         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
 783         return TRANSLATE_SUCCESS;
 784     }
 785
 786     *prot = 0;
 787
 788     hwaddr base;
 789     int levels, ptidxbits, ptesize, vm, sum, mxr, widened;
 790
 791     if (first_stage == true) {
 792         mxr = get_field(env->mstatus, MSTATUS_MXR);
 793     } else {
 794         mxr = get_field(env->vsstatus, MSTATUS_MXR);
 795     }
 796
 797     if (first_stage == true) {
 798         if (use_background) {
 799             if (riscv_cpu_mxl(env) == MXL_RV32) {
 800                 base = (hwaddr)get_field(env->vsatp, SATP32_PPN) << PGSHIFT;
 801                 vm = get_field(env->vsatp, SATP32_MODE);
 802             } else {
 803                 base = (hwaddr)get_field(env->vsatp, SATP64_PPN) << PGSHIFT;
 804                 vm = get_field(env->vsatp, SATP64_MODE);
 805             }
 806         } else {
 807             if (riscv_cpu_mxl(env) == MXL_RV32) {
 808                 base = (hwaddr)get_field(env->satp, SATP32_PPN) << PGSHIFT;
 809                 vm = get_field(env->satp, SATP32_MODE);
 810             } else {
 811                 base = (hwaddr)get_field(env->satp, SATP64_PPN) << PGSHIFT;
 812                 vm = get_field(env->satp, SATP64_MODE);
 813             }
 814         }
 815         widened = 0;
 816     } else {
 817         if (riscv_cpu_mxl(env) == MXL_RV32) {
 818             base = (hwaddr)get_field(env->hgatp, SATP32_PPN) << PGSHIFT;
 819             vm = get_field(env->hgatp, SATP32_MODE);
 820         } else {
 821             base = (hwaddr)get_field(env->hgatp, SATP64_PPN) << PGSHIFT;
 822             vm = get_field(env->hgatp, SATP64_MODE);
 823         }
 824         widened = 2;
 825     }
 826     sum = mmuidx_sum(mmu_idx) || is_debug;
 827     switch (vm) {
 828     case VM_1_10_SV32:
 829       levels = 2; ptidxbits = 10; ptesize = 4; break;
 830     case VM_1_10_SV39:
 831       levels = 3; ptidxbits = 9; ptesize = 8; break;
 832     case VM_1_10_SV48:
 833       levels = 4; ptidxbits = 9; ptesize = 8; break;
 834     case VM_1_10_SV57:
 835       levels = 5; ptidxbits = 9; ptesize = 8; break;
 836     case VM_1_10_MBARE:
 837         *physical = addr;
 838         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
 839         return TRANSLATE_SUCCESS;
 840     default:
 841       g_assert_not_reached();
 842     }
 843
 844     CPUState *cs = env_cpu(env);
 845     int va_bits = PGSHIFT + levels * ptidxbits + widened;
 846     target_ulong mask, masked_msbs;
 847
 848     if (TARGET_LONG_BITS > (va_bits - 1)) {
 849         mask = (1L << (TARGET_LONG_BITS - (va_bits - 1))) - 1;
 850     } else {
 851         mask = 0;
 852     }
 853     masked_msbs = (addr >> (va_bits - 1)) & mask;
 854
 855     if (masked_msbs != 0 && masked_msbs != mask) {
 856         return TRANSLATE_FAIL;
 857     }
 858
 859     bool pbmte = env->menvcfg & MENVCFG_PBMTE;
 860     bool hade = env->menvcfg & MENVCFG_HADE;
 861
 862     if (first_stage && two_stage && env->virt_enabled) {
 863         pbmte = pbmte && (env->henvcfg & HENVCFG_PBMTE);
 864         hade = hade && (env->henvcfg & HENVCFG_HADE);
 865     }
 866
 867     int ptshift = (levels - 1) * ptidxbits;
 868     target_ulong pte;
 869     hwaddr pte_addr;
 870     int i;
 871
 872 #if !TCG_OVERSIZED_GUEST
 873 restart:
 874 #endif
 875     for (i = 0; i < levels; i++, ptshift -= ptidxbits) {
 876         target_ulong idx;
 877         if (i == 0) {
 878             idx = (addr >> (PGSHIFT + ptshift)) &
 879                            ((1 << (ptidxbits + widened)) - 1);
 880         } else {
 881             idx = (addr >> (PGSHIFT + ptshift)) &
 882                            ((1 << ptidxbits) - 1);
 883         }
 884
 885         /* check that physical address of PTE is legal */
 886
 887         if (two_stage && first_stage) {
 888             int vbase_prot;
 889             hwaddr vbase;
 890
 891             /* Do the second stage translation on the base PTE address. */
 892             int vbase_ret = get_physical_address(env, &vbase, &vbase_prot,
 893                                                  base, NULL, MMU_DATA_LOAD,
 894                                                  MMUIdx_U, false, true,
 895                                                  is_debug);
 896
 897             if (vbase_ret != TRANSLATE_SUCCESS) {
 898                 if (fault_pte_addr) {
 899                     *fault_pte_addr = (base + idx * ptesize) >> 2;
 900                 }
 901                 return TRANSLATE_G_STAGE_FAIL;
 902             }
 903
 904             pte_addr = vbase + idx * ptesize;
 905         } else {
 906             pte_addr = base + idx * ptesize;
 907         }
 908
 909         int pmp_prot;
 910         int pmp_ret = get_physical_address_pmp(env, &pmp_prot, NULL, pte_addr,
 911                                                sizeof(target_ulong),
 912                                                MMU_DATA_LOAD, PRV_S);
 913         if (pmp_ret != TRANSLATE_SUCCESS) {
 914             return TRANSLATE_PMP_FAIL;
 915         }
 916
 917         if (riscv_cpu_mxl(env) == MXL_RV32) {
 918             pte = address_space_ldl(cs->as, pte_addr, attrs, &res);
 919         } else {
 920             pte = address_space_ldq(cs->as, pte_addr, attrs, &res);
 921         }
 922
 923         if (res != MEMTX_OK) {
 924             return TRANSLATE_FAIL;
 925         }
 926
 927         if (riscv_cpu_sxl(env) == MXL_RV32) {
 928             ppn = pte >> PTE_PPN_SHIFT;
 929         } else if (pbmte || riscv_cpu_cfg(env)->ext_svnapot) {
 930             ppn = (pte & (target_ulong)PTE_PPN_MASK) >> PTE_PPN_SHIFT;
 931         } else {
 932             ppn = pte >> PTE_PPN_SHIFT;
 933             if ((pte & ~(target_ulong)PTE_PPN_MASK) >> PTE_PPN_SHIFT) {
 934                 return TRANSLATE_FAIL;
 935             }
 936         }
 937
 938         if (!(pte & PTE_V)) {
 939             /* Invalid PTE */
 940             return TRANSLATE_FAIL;
 941         }
 942         if (pte & (PTE_R | PTE_W | PTE_X)) {
 943             goto leaf;
 944         }
 945
 946         /* Inner PTE, continue walking */
 947         if (pte & (PTE_D | PTE_A | PTE_U | PTE_ATTR)) {
 948             return TRANSLATE_FAIL;
 949         }
 950         base = ppn << PGSHIFT;
 951     }
 952
 953     /* No leaf pte at any translation level. */
 954     return TRANSLATE_FAIL;
 955
 956  leaf:
 957     if (ppn & ((1ULL << ptshift) - 1)) {
 958         /* Misaligned PPN */
 959         return TRANSLATE_FAIL;
 960     }
 961     if (!pbmte && (pte & PTE_PBMT)) {
 962         /* Reserved without Svpbmt. */
 963         return TRANSLATE_FAIL;
 964     }
 965     if ((pte & (PTE_R | PTE_W | PTE_X)) == PTE_W) {
 966         /* Reserved leaf PTE flags: PTE_W */
 967         return TRANSLATE_FAIL;
 968     }
 969     if ((pte & (PTE_R | PTE_W | PTE_X)) == (PTE_W | PTE_X)) {
 970         /* Reserved leaf PTE flags: PTE_W + PTE_X */
 971         return TRANSLATE_FAIL;
 972     }
 973     if ((pte & PTE_U) &&
 974         ((mode != PRV_U) && (!sum || access_type == MMU_INST_FETCH))) {
 975         /*
 976          * User PTE flags when not U mode and mstatus.SUM is not set,
 977          * or the access type is an instruction fetch.
 978          */
 979         return TRANSLATE_FAIL;
 980     }
 981     if (!(pte & PTE_U) && (mode != PRV_S)) {
 982         /* Supervisor PTE flags when not S mode */
 983         return TRANSLATE_FAIL;
 984     }
 985     if (access_type == MMU_DATA_LOAD &&
 986         !((pte & PTE_R) || ((pte & PTE_X) && mxr))) {
 987         /* Read access check failed */
 988         return TRANSLATE_FAIL;
 989     }
 990     if (access_type == MMU_DATA_STORE && !(pte & PTE_W)) {
 991         /* Write access check failed */
 992         return TRANSLATE_FAIL;
 993     }
 994     if (access_type == MMU_INST_FETCH && !(pte & PTE_X)) {
 995         /* Fetch access check failed */
 996         return TRANSLATE_FAIL;
 997     }
 998
 999     /* If necessary, set accessed and dirty bits. */
1000     target_ulong updated_pte = pte | PTE_A |
1001                 (access_type == MMU_DATA_STORE ? PTE_D : 0);
1002
1003     /* Page table updates need to be atomic with MTTCG enabled */
1004     if (updated_pte != pte) {
1005         if (!hade) {
1006             return TRANSLATE_FAIL;
1007         }
1008
1009         /*
1010          * - if accessed or dirty bits need updating, and the PTE is
1011          *   in RAM, then we do so atomically with a compare and swap.
1012          * - if the PTE is in IO space or ROM, then it can't be updated
1013          *   and we return TRANSLATE_FAIL.
1014          * - if the PTE changed by the time we went to update it, then
1015          *   it is no longer valid and we must re-walk the page table.
1016          */
1017         MemoryRegion *mr;
1018         hwaddr l = sizeof(target_ulong), addr1;
1019         mr = address_space_translate(cs->as, pte_addr, &addr1, &l,
1020                                      false, MEMTXATTRS_UNSPECIFIED);
1021         if (memory_region_is_ram(mr)) {
1022             target_ulong *pte_pa = qemu_map_ram_ptr(mr->ram_block, addr1);
1023 #if TCG_OVERSIZED_GUEST
1024             /*
1025              * MTTCG is not enabled on oversized TCG guests so
1026              * page table updates do not need to be atomic
1027              */
1028             *pte_pa = pte = updated_pte;
1029 #else
1030             target_ulong old_pte = qatomic_cmpxchg(pte_pa, pte, updated_pte);
1031             if (old_pte != pte) {
1032                 goto restart;
1033             }
1034             pte = updated_pte;
1035 #endif
1036         } else {
1037             /*
1038              * Misconfigured PTE in ROM (AD bits are not preset) or
1039              * PTE is in IO space and can't be updated atomically.
1040              */
1041             return TRANSLATE_FAIL;
1042         }
1043     }
1044
1045     /* For superpage mappings, make a fake leaf PTE for the TLB's benefit. */
1046     target_ulong vpn = addr >> PGSHIFT;
1047
1048     if (riscv_cpu_cfg(env)->ext_svnapot && (pte & PTE_N)) {
1049         napot_bits = ctzl(ppn) + 1;
1050         if ((i != (levels - 1)) || (napot_bits != 4)) {
1051             return TRANSLATE_FAIL;
1052         }
1053     }
1054
1055     napot_mask = (1 << napot_bits) - 1;
1056     *physical = (((ppn & ~napot_mask) | (vpn & napot_mask) |
1057                   (vpn & (((target_ulong)1 << ptshift) - 1))
1058                  ) << PGSHIFT) | (addr & ~TARGET_PAGE_MASK);
1059
1060     /* set permissions on the TLB entry */
1061     if ((pte & PTE_R) || ((pte & PTE_X) && mxr)) {
1062         *prot |= PAGE_READ;
1063     }
1064     if (pte & PTE_X) {
1065         *prot |= PAGE_EXEC;
1066     }
1067     /*
1068      * Add write permission on stores or if the page is already dirty,
1069      * so that we TLB miss on later writes to update the dirty bit.
1070      */
1071     if ((pte & PTE_W) && (access_type == MMU_DATA_STORE || (pte & PTE_D))) {
1072         *prot |= PAGE_WRITE;
1073     }
1074     return TRANSLATE_SUCCESS;
1075 }
1076
1077 static void raise_mmu_exception(CPURISCVState *env, target_ulong address,
1078                                 MMUAccessType access_type, bool pmp_violation,
1079                                 bool first_stage, bool two_stage,
1080                                 bool two_stage_indirect)
1081 {
1082     CPUState *cs = env_cpu(env);
1083     int page_fault_exceptions, vm;
1084     uint64_t stap_mode;
1085
1086     if (riscv_cpu_mxl(env) == MXL_RV32) {
1087         stap_mode = SATP32_MODE;
1088     } else {
1089         stap_mode = SATP64_MODE;
1090     }
1091
1092     if (first_stage) {
1093         vm = get_field(env->satp, stap_mode);
1094     } else {
1095         vm = get_field(env->hgatp, stap_mode);
1096     }
1097
1098     page_fault_exceptions = vm != VM_1_10_MBARE && !pmp_violation;
1099
1100     switch (access_type) {
1101     case MMU_INST_FETCH:
1102         if (env->virt_enabled && !first_stage) {
1103             cs->exception_index = RISCV_EXCP_INST_GUEST_PAGE_FAULT;
1104         } else {
1105             cs->exception_index = page_fault_exceptions ?
1106                 RISCV_EXCP_INST_PAGE_FAULT : RISCV_EXCP_INST_ACCESS_FAULT;
1107         }
1108         break;
1109     case MMU_DATA_LOAD:
1110         if (two_stage && !first_stage) {
1111             cs->exception_index = RISCV_EXCP_LOAD_GUEST_ACCESS_FAULT;
1112         } else {
1113             cs->exception_index = page_fault_exceptions ?
1114                 RISCV_EXCP_LOAD_PAGE_FAULT : RISCV_EXCP_LOAD_ACCESS_FAULT;
1115         }
1116         break;
1117     case MMU_DATA_STORE:
1118         if (two_stage && !first_stage) {
1119             cs->exception_index = RISCV_EXCP_STORE_GUEST_AMO_ACCESS_FAULT;
1120         } else {
1121             cs->exception_index = page_fault_exceptions ?
1122                 RISCV_EXCP_STORE_PAGE_FAULT :
1123                 RISCV_EXCP_STORE_AMO_ACCESS_FAULT;
1124         }
1125         break;
1126     default:
1127         g_assert_not_reached();
1128     }
1129     env->badaddr = address;
1130     env->two_stage_lookup = two_stage;
1131     env->two_stage_indirect_lookup = two_stage_indirect;
1132 }
1133
1134 hwaddr riscv_cpu_get_phys_page_debug(CPUState *cs, vaddr addr)
1135 {
1136     RISCVCPU *cpu = RISCV_CPU(cs);
1137     CPURISCVState *env = &cpu->env;
1138     hwaddr phys_addr;
1139     int prot;
1140     int mmu_idx = cpu_mmu_index(&cpu->env, false);
1141
1142     if (get_physical_address(env, &phys_addr, &prot, addr, NULL, 0, mmu_idx,
1143                              true, env->virt_enabled, true)) {
1144         return -1;
1145     }
1146
1147     if (env->virt_enabled) {
1148         if (get_physical_address(env, &phys_addr, &prot, phys_addr, NULL,
1149                                  0, mmu_idx, false, true, true)) {
1150             return -1;
1151         }
1152     }
1153
1154     return phys_addr & TARGET_PAGE_MASK;
1155 }
1156
1157 void riscv_cpu_do_transaction_failed(CPUState *cs, hwaddr physaddr,
1158                                      vaddr addr, unsigned size,
1159                                      MMUAccessType access_type,
1160                                      int mmu_idx, MemTxAttrs attrs,
1161                                      MemTxResult response, uintptr_t retaddr)
1162 {
1163     RISCVCPU *cpu = RISCV_CPU(cs);
1164     CPURISCVState *env = &cpu->env;
1165
1166     if (access_type == MMU_DATA_STORE) {
1167         cs->exception_index = RISCV_EXCP_STORE_AMO_ACCESS_FAULT;
1168     } else if (access_type == MMU_DATA_LOAD) {
1169         cs->exception_index = RISCV_EXCP_LOAD_ACCESS_FAULT;
1170     } else {
1171         cs->exception_index = RISCV_EXCP_INST_ACCESS_FAULT;
1172     }
1173
1174     env->badaddr = addr;
1175     env->two_stage_lookup = mmuidx_2stage(mmu_idx);
1176     env->two_stage_indirect_lookup = false;
1177     cpu_loop_exit_restore(cs, retaddr);
1178 }
1179
1180 void riscv_cpu_do_unaligned_access(CPUState *cs, vaddr addr,
1181                                    MMUAccessType access_type, int mmu_idx,
1182                                    uintptr_t retaddr)
1183 {
1184     RISCVCPU *cpu = RISCV_CPU(cs);
1185     CPURISCVState *env = &cpu->env;
1186     switch (access_type) {
1187     case MMU_INST_FETCH:
1188         cs->exception_index = RISCV_EXCP_INST_ADDR_MIS;
1189         break;
1190     case MMU_DATA_LOAD:
1191         cs->exception_index = RISCV_EXCP_LOAD_ADDR_MIS;
1192         break;
1193     case MMU_DATA_STORE:
1194         cs->exception_index = RISCV_EXCP_STORE_AMO_ADDR_MIS;
1195         break;
1196     default:
1197         g_assert_not_reached();
1198     }
1199     env->badaddr = addr;
1200     env->two_stage_lookup = mmuidx_2stage(mmu_idx);
1201     env->two_stage_indirect_lookup = false;
1202     cpu_loop_exit_restore(cs, retaddr);
1203 }
1204
1205
1206 static void pmu_tlb_fill_incr_ctr(RISCVCPU *cpu, MMUAccessType access_type)
1207 {
1208     enum riscv_pmu_event_idx pmu_event_type;
1209
1210     switch (access_type) {
1211     case MMU_INST_FETCH:
1212         pmu_event_type = RISCV_PMU_EVENT_CACHE_ITLB_PREFETCH_MISS;
1213         break;
1214     case MMU_DATA_LOAD:
1215         pmu_event_type = RISCV_PMU_EVENT_CACHE_DTLB_READ_MISS;
1216         break;
1217     case MMU_DATA_STORE:
1218         pmu_event_type = RISCV_PMU_EVENT_CACHE_DTLB_WRITE_MISS;
1219         break;
1220     default:
1221         return;
1222     }
1223
1224     riscv_pmu_incr_ctr(cpu, pmu_event_type);
1225 }
1226
1227 bool riscv_cpu_tlb_fill(CPUState *cs, vaddr address, int size,
1228                         MMUAccessType access_type, int mmu_idx,
1229                         bool probe, uintptr_t retaddr)
1230 {
1231     RISCVCPU *cpu = RISCV_CPU(cs);
1232     CPURISCVState *env = &cpu->env;
1233     vaddr im_address;
1234     hwaddr pa = 0;
1235     int prot, prot2, prot_pmp;
1236     bool pmp_violation = false;
1237     bool first_stage_error = true;
1238     bool two_stage_lookup = mmuidx_2stage(mmu_idx);
1239     bool two_stage_indirect_error = false;
1240     int ret = TRANSLATE_FAIL;
1241     int mode = mmu_idx;
1242     /* default TLB page size */
1243     target_ulong tlb_size = TARGET_PAGE_SIZE;
1244
1245     env->guest_phys_fault_addr = 0;
1246
1247     qemu_log_mask(CPU_LOG_MMU, "%s ad %" VADDR_PRIx " rw %d mmu_idx %d\n",
1248                   __func__, address, access_type, mmu_idx);
1249
1250     pmu_tlb_fill_incr_ctr(cpu, access_type);
1251     if (two_stage_lookup) {
1252         /* Two stage lookup */
1253         ret = get_physical_address(env, &pa, &prot, address,
1254                                    &env->guest_phys_fault_addr, access_type,
1255                                    mmu_idx, true, true, false);
1256
1257         /*
1258          * A G-stage exception may be triggered during two state lookup.
1259          * And the env->guest_phys_fault_addr has already been set in
1260          * get_physical_address().
1261          */
1262         if (ret == TRANSLATE_G_STAGE_FAIL) {
1263             first_stage_error = false;
1264             two_stage_indirect_error = true;
1265             access_type = MMU_DATA_LOAD;
1266         }
1267
1268         qemu_log_mask(CPU_LOG_MMU,
1269                       "%s 1st-stage address=%" VADDR_PRIx " ret %d physical "
1270                       HWADDR_FMT_plx " prot %d\n",
1271                       __func__, address, ret, pa, prot);
1272
1273         if (ret == TRANSLATE_SUCCESS) {
1274             /* Second stage lookup */
1275             im_address = pa;
1276
1277             ret = get_physical_address(env, &pa, &prot2, im_address, NULL,
1278                                        access_type, MMUIdx_U, false, true,
1279                                        false);
1280
1281             qemu_log_mask(CPU_LOG_MMU,
1282                           "%s 2nd-stage address=%" VADDR_PRIx
1283                           " ret %d physical "
1284                           HWADDR_FMT_plx " prot %d\n",
1285                           __func__, im_address, ret, pa, prot2);
1286
1287             prot &= prot2;
1288
1289             if (ret == TRANSLATE_SUCCESS) {
1290                 ret = get_physical_address_pmp(env, &prot_pmp, &tlb_size, pa,
1291                                                size, access_type, mode);
1292
1293                 qemu_log_mask(CPU_LOG_MMU,
1294                               "%s PMP address=" HWADDR_FMT_plx " ret %d prot"
1295                               " %d tlb_size " TARGET_FMT_lu "\n",
1296                               __func__, pa, ret, prot_pmp, tlb_size);
1297
1298                 prot &= prot_pmp;
1299             }
1300
1301             if (ret != TRANSLATE_SUCCESS) {
1302                 /*
1303                  * Guest physical address translation failed, this is a HS
1304                  * level exception
1305                  */
1306                 first_stage_error = false;
1307                 env->guest_phys_fault_addr = (im_address |
1308                                               (address &
1309                                                (TARGET_PAGE_SIZE - 1))) >> 2;
1310             }
1311         }
1312     } else {
1313         /* Single stage lookup */
1314         ret = get_physical_address(env, &pa, &prot, address, NULL,
1315                                    access_type, mmu_idx, true, false, false);
1316
1317         qemu_log_mask(CPU_LOG_MMU,
1318                       "%s address=%" VADDR_PRIx " ret %d physical "
1319                       HWADDR_FMT_plx " prot %d\n",
1320                       __func__, address, ret, pa, prot);
1321
1322         if (ret == TRANSLATE_SUCCESS) {
1323             ret = get_physical_address_pmp(env, &prot_pmp, &tlb_size, pa,
1324                                            size, access_type, mode);
1325
1326             qemu_log_mask(CPU_LOG_MMU,
1327                           "%s PMP address=" HWADDR_FMT_plx " ret %d prot"
1328                           " %d tlb_size " TARGET_FMT_lu "\n",
1329                           __func__, pa, ret, prot_pmp, tlb_size);
1330
1331             prot &= prot_pmp;
1332         }
1333     }
1334
1335     if (ret == TRANSLATE_PMP_FAIL) {
1336         pmp_violation = true;
1337     }
1338
1339     if (ret == TRANSLATE_SUCCESS) {
1340         tlb_set_page(cs, address & ~(tlb_size - 1), pa & ~(tlb_size - 1),
1341                      prot, mmu_idx, tlb_size);
1342         return true;
1343     } else if (probe) {
1344         return false;
1345     } else {
1346         raise_mmu_exception(env, address, access_type, pmp_violation,
1347                             first_stage_error, two_stage_lookup,
1348                             two_stage_indirect_error);
1349         cpu_loop_exit_restore(cs, retaddr);
1350     }
1351
1352     return true;
1353 }
1354
1355 static target_ulong riscv_transformed_insn(CPURISCVState *env,
1356                                            target_ulong insn,
1357                                            target_ulong taddr)
1358 {
1359     target_ulong xinsn = 0;
1360     target_ulong access_rs1 = 0, access_imm = 0, access_size = 0;
1361
1362     /*
1363      * Only Quadrant 0 and Quadrant 2 of RVC instruction space need to
1364      * be uncompressed. The Quadrant 1 of RVC instruction space need
1365      * not be transformed because these instructions won't generate
1366      * any load/store trap.
1367      */
1368
1369     if ((insn & 0x3) != 0x3) {
1370         /* Transform 16bit instruction into 32bit instruction */
1371         switch (GET_C_OP(insn)) {
1372         case OPC_RISC_C_OP_QUAD0: /* Quadrant 0 */
1373             switch (GET_C_FUNC(insn)) {
1374             case OPC_RISC_C_FUNC_FLD_LQ:
1375                 if (riscv_cpu_xlen(env) != 128) { /* C.FLD (RV32/64) */
1376                     xinsn = OPC_RISC_FLD;
1377                     xinsn = SET_RD(xinsn, GET_C_RS2S(insn));
1378                     access_rs1 = GET_C_RS1S(insn);
1379                     access_imm = GET_C_LD_IMM(insn);
1380                     access_size = 8;
1381                 }
1382                 break;
1383             case OPC_RISC_C_FUNC_LW: /* C.LW */
1384                 xinsn = OPC_RISC_LW;
1385                 xinsn = SET_RD(xinsn, GET_C_RS2S(insn));
1386                 access_rs1 = GET_C_RS1S(insn);
1387                 access_imm = GET_C_LW_IMM(insn);
1388                 access_size = 4;
1389                 break;
1390             case OPC_RISC_C_FUNC_FLW_LD:
1391                 if (riscv_cpu_xlen(env) == 32) { /* C.FLW (RV32) */
1392                     xinsn = OPC_RISC_FLW;
1393                     xinsn = SET_RD(xinsn, GET_C_RS2S(insn));
1394                     access_rs1 = GET_C_RS1S(insn);
1395                     access_imm = GET_C_LW_IMM(insn);
1396                     access_size = 4;
1397                 } else { /* C.LD (RV64/RV128) */
1398                     xinsn = OPC_RISC_LD;
1399                     xinsn = SET_RD(xinsn, GET_C_RS2S(insn));
1400                     access_rs1 = GET_C_RS1S(insn);
1401                     access_imm = GET_C_LD_IMM(insn);
1402                     access_size = 8;
1403                 }
1404                 break;
1405             case OPC_RISC_C_FUNC_FSD_SQ:
1406                 if (riscv_cpu_xlen(env) != 128) { /* C.FSD (RV32/64) */
1407                     xinsn = OPC_RISC_FSD;
1408                     xinsn = SET_RS2(xinsn, GET_C_RS2S(insn));
1409                     access_rs1 = GET_C_RS1S(insn);
1410                     access_imm = GET_C_SD_IMM(insn);
1411                     access_size = 8;
1412                 }
1413                 break;
1414             case OPC_RISC_C_FUNC_SW: /* C.SW */
1415                 xinsn = OPC_RISC_SW;
1416                 xinsn = SET_RS2(xinsn, GET_C_RS2S(insn));
1417                 access_rs1 = GET_C_RS1S(insn);
1418                 access_imm = GET_C_SW_IMM(insn);
1419                 access_size = 4;
1420                 break;
1421             case OPC_RISC_C_FUNC_FSW_SD:
1422                 if (riscv_cpu_xlen(env) == 32) { /* C.FSW (RV32) */
1423                     xinsn = OPC_RISC_FSW;
1424                     xinsn = SET_RS2(xinsn, GET_C_RS2S(insn));
1425                     access_rs1 = GET_C_RS1S(insn);
1426                     access_imm = GET_C_SW_IMM(insn);
1427                     access_size = 4;
1428                 } else { /* C.SD (RV64/RV128) */
1429                     xinsn = OPC_RISC_SD;
1430                     xinsn = SET_RS2(xinsn, GET_C_RS2S(insn));
1431                     access_rs1 = GET_C_RS1S(insn);
1432                     access_imm = GET_C_SD_IMM(insn);
1433                     access_size = 8;
1434                 }
1435                 break;
1436             default:
1437                 break;
1438             }
1439             break;
1440         case OPC_RISC_C_OP_QUAD2: /* Quadrant 2 */
1441             switch (GET_C_FUNC(insn)) {
1442             case OPC_RISC_C_FUNC_FLDSP_LQSP:
1443                 if (riscv_cpu_xlen(env) != 128) { /* C.FLDSP (RV32/64) */
1444                     xinsn = OPC_RISC_FLD;
1445                     xinsn = SET_RD(xinsn, GET_C_RD(insn));
1446                     access_rs1 = 2;
1447                     access_imm = GET_C_LDSP_IMM(insn);
1448                     access_size = 8;
1449                 }
1450                 break;
1451             case OPC_RISC_C_FUNC_LWSP: /* C.LWSP */
1452                 xinsn = OPC_RISC_LW;
1453                 xinsn = SET_RD(xinsn, GET_C_RD(insn));
1454                 access_rs1 = 2;
1455                 access_imm = GET_C_LWSP_IMM(insn);
1456                 access_size = 4;
1457                 break;
1458             case OPC_RISC_C_FUNC_FLWSP_LDSP:
1459                 if (riscv_cpu_xlen(env) == 32) { /* C.FLWSP (RV32) */
1460                     xinsn = OPC_RISC_FLW;
1461                     xinsn = SET_RD(xinsn, GET_C_RD(insn));
1462                     access_rs1 = 2;
1463                     access_imm = GET_C_LWSP_IMM(insn);
1464                     access_size = 4;
1465                 } else { /* C.LDSP (RV64/RV128) */
1466                     xinsn = OPC_RISC_LD;
1467                     xinsn = SET_RD(xinsn, GET_C_RD(insn));
1468                     access_rs1 = 2;
1469                     access_imm = GET_C_LDSP_IMM(insn);
1470                     access_size = 8;
1471                 }
1472                 break;
1473             case OPC_RISC_C_FUNC_FSDSP_SQSP:
1474                 if (riscv_cpu_xlen(env) != 128) { /* C.FSDSP (RV32/64) */
1475                     xinsn = OPC_RISC_FSD;
1476                     xinsn = SET_RS2(xinsn, GET_C_RS2(insn));
1477                     access_rs1 = 2;
1478                     access_imm = GET_C_SDSP_IMM(insn);
1479                     access_size = 8;
1480                 }
1481                 break;
1482             case OPC_RISC_C_FUNC_SWSP: /* C.SWSP */
1483                 xinsn = OPC_RISC_SW;
1484                 xinsn = SET_RS2(xinsn, GET_C_RS2(insn));
1485                 access_rs1 = 2;
1486                 access_imm = GET_C_SWSP_IMM(insn);
1487                 access_size = 4;
1488                 break;
1489             case 7:
1490                 if (riscv_cpu_xlen(env) == 32) { /* C.FSWSP (RV32) */
1491                     xinsn = OPC_RISC_FSW;
1492                     xinsn = SET_RS2(xinsn, GET_C_RS2(insn));
1493                     access_rs1 = 2;
1494                     access_imm = GET_C_SWSP_IMM(insn);
1495                     access_size = 4;
1496                 } else { /* C.SDSP (RV64/RV128) */
1497                     xinsn = OPC_RISC_SD;
1498                     xinsn = SET_RS2(xinsn, GET_C_RS2(insn));
1499                     access_rs1 = 2;
1500                     access_imm = GET_C_SDSP_IMM(insn);
1501                     access_size = 8;
1502                 }
1503                 break;
1504             default:
1505                 break;
1506             }
1507             break;
1508         default:
1509             break;
1510         }
1511
1512         /*
1513          * Clear Bit1 of transformed instruction to indicate that
1514          * original insruction was a 16bit instruction
1515          */
1516         xinsn &= ~((target_ulong)0x2);
1517     } else {
1518         /* Transform 32bit (or wider) instructions */
1519         switch (MASK_OP_MAJOR(insn)) {
1520         case OPC_RISC_ATOMIC:
1521             xinsn = insn;
1522             access_rs1 = GET_RS1(insn);
1523             access_size = 1 << GET_FUNCT3(insn);
1524             break;
1525         case OPC_RISC_LOAD:
1526         case OPC_RISC_FP_LOAD:
1527             xinsn = SET_I_IMM(insn, 0);
1528             access_rs1 = GET_RS1(insn);
1529             access_imm = GET_IMM(insn);
1530             access_size = 1 << GET_FUNCT3(insn);
1531             break;
1532         case OPC_RISC_STORE:
1533         case OPC_RISC_FP_STORE:
1534             xinsn = SET_S_IMM(insn, 0);
1535             access_rs1 = GET_RS1(insn);
1536             access_imm = GET_STORE_IMM(insn);
1537             access_size = 1 << GET_FUNCT3(insn);
1538             break;
1539         case OPC_RISC_SYSTEM:
1540             if (MASK_OP_SYSTEM(insn) == OPC_RISC_HLVHSV) {
1541                 xinsn = insn;
1542                 access_rs1 = GET_RS1(insn);
1543                 access_size = 1 << ((GET_FUNCT7(insn) >> 1) & 0x3);
1544                 access_size = 1 << access_size;
1545             }
1546             break;
1547         default:
1548             break;
1549         }
1550     }
1551
1552     if (access_size) {
1553         xinsn = SET_RS1(xinsn, (taddr - (env->gpr[access_rs1] + access_imm)) &
1554                                (access_size - 1));
1555     }
1556
1557     return xinsn;
1558 }
1559 #endif /* !CONFIG_USER_ONLY */
1560
1561 /*
1562  * Handle Traps
1563  *
1564  * Adapted from Spike's processor_t::take_trap.
1565  *
1566  */
1567 void riscv_cpu_do_interrupt(CPUState *cs)
1568 {
1569 #if !defined(CONFIG_USER_ONLY)
1570
1571     RISCVCPU *cpu = RISCV_CPU(cs);
1572     CPURISCVState *env = &cpu->env;
1573     bool write_gva = false;
1574     uint64_t s;
1575
1576     /*
1577      * cs->exception is 32-bits wide unlike mcause which is XLEN-bits wide
1578      * so we mask off the MSB and separate into trap type and cause.
1579      */
1580     bool async = !!(cs->exception_index & RISCV_EXCP_INT_FLAG);
1581     target_ulong cause = cs->exception_index & RISCV_EXCP_INT_MASK;
1582     uint64_t deleg = async ? env->mideleg : env->medeleg;
1583     target_ulong tval = 0;
1584     target_ulong tinst = 0;
1585     target_ulong htval = 0;
1586     target_ulong mtval2 = 0;
1587
1588     if  (cause == RISCV_EXCP_SEMIHOST) {
1589         do_common_semihosting(cs);
1590         env->pc += 4;
1591         return;
1592     }
1593
1594     if (!async) {
1595         /* set tval to badaddr for traps with address information */
1596         switch (cause) {
1597         case RISCV_EXCP_LOAD_GUEST_ACCESS_FAULT:
1598         case RISCV_EXCP_STORE_GUEST_AMO_ACCESS_FAULT:
1599         case RISCV_EXCP_LOAD_ADDR_MIS:
1600         case RISCV_EXCP_STORE_AMO_ADDR_MIS:
1601         case RISCV_EXCP_LOAD_ACCESS_FAULT:
1602         case RISCV_EXCP_STORE_AMO_ACCESS_FAULT:
1603         case RISCV_EXCP_LOAD_PAGE_FAULT:
1604         case RISCV_EXCP_STORE_PAGE_FAULT:
1605             write_gva = env->two_stage_lookup;
1606             tval = env->badaddr;
1607             if (env->two_stage_indirect_lookup) {
1608                 /*
1609                  * special pseudoinstruction for G-stage fault taken while
1610                  * doing VS-stage page table walk.
1611                  */
1612                 tinst = (riscv_cpu_xlen(env) == 32) ? 0x00002000 : 0x00003000;
1613             } else {
1614                 /*
1615                  * The "Addr. Offset" field in transformed instruction is
1616                  * non-zero only for misaligned access.
1617                  */
1618                 tinst = riscv_transformed_insn(env, env->bins, tval);
1619             }
1620             break;
1621         case RISCV_EXCP_INST_GUEST_PAGE_FAULT:
1622         case RISCV_EXCP_INST_ADDR_MIS:
1623         case RISCV_EXCP_INST_ACCESS_FAULT:
1624         case RISCV_EXCP_INST_PAGE_FAULT:
1625             write_gva = env->two_stage_lookup;
1626             tval = env->badaddr;
1627             if (env->two_stage_indirect_lookup) {
1628                 /*
1629                  * special pseudoinstruction for G-stage fault taken while
1630                  * doing VS-stage page table walk.
1631                  */
1632                 tinst = (riscv_cpu_xlen(env) == 32) ? 0x00002000 : 0x00003000;
1633             }
1634             break;
1635         case RISCV_EXCP_ILLEGAL_INST:
1636         case RISCV_EXCP_VIRT_INSTRUCTION_FAULT:
1637             tval = env->bins;
1638             break;
1639         case RISCV_EXCP_BREAKPOINT:
1640             if (cs->watchpoint_hit) {
1641                 tval = cs->watchpoint_hit->hitaddr;
1642                 cs->watchpoint_hit = NULL;
1643             }
1644             break;
1645         default:
1646             break;
1647         }
1648         /* ecall is dispatched as one cause so translate based on mode */
1649         if (cause == RISCV_EXCP_U_ECALL) {
1650             assert(env->priv <= 3);
1651
1652             if (env->priv == PRV_M) {
1653                 cause = RISCV_EXCP_M_ECALL;
1654             } else if (env->priv == PRV_S && env->virt_enabled) {
1655                 cause = RISCV_EXCP_VS_ECALL;
1656             } else if (env->priv == PRV_S && !env->virt_enabled) {
1657                 cause = RISCV_EXCP_S_ECALL;
1658             } else if (env->priv == PRV_U) {
1659                 cause = RISCV_EXCP_U_ECALL;
1660             }
1661         }
1662     }
1663
1664     trace_riscv_trap(env->mhartid, async, cause, env->pc, tval,
1665                      riscv_cpu_get_trap_name(cause, async));
1666
1667     qemu_log_mask(CPU_LOG_INT,
1668                   "%s: hart:"TARGET_FMT_ld", async:%d, cause:"TARGET_FMT_lx", "
1669                   "epc:0x"TARGET_FMT_lx", tval:0x"TARGET_FMT_lx", desc=%s\n",
1670                   __func__, env->mhartid, async, cause, env->pc, tval,
1671                   riscv_cpu_get_trap_name(cause, async));
1672
1673     if (env->priv <= PRV_S &&
1674             cause < TARGET_LONG_BITS && ((deleg >> cause) & 1)) {
1675         /* handle the trap in S-mode */
1676         if (riscv_has_ext(env, RVH)) {
1677             uint64_t hdeleg = async ? env->hideleg : env->hedeleg;
1678
1679             if (env->virt_enabled && ((hdeleg >> cause) & 1)) {
1680                 /* Trap to VS mode */
1681                 /*
1682                  * See if we need to adjust cause. Yes if its VS mode interrupt
1683                  * no if hypervisor has delegated one of hs mode's interrupt
1684                  */
1685                 if (cause == IRQ_VS_TIMER || cause == IRQ_VS_SOFT ||
1686                     cause == IRQ_VS_EXT) {
1687                     cause = cause - 1;
1688                 }
1689                 write_gva = false;
1690             } else if (env->virt_enabled) {
1691                 /* Trap into HS mode, from virt */
1692                 riscv_cpu_swap_hypervisor_regs(env);
1693                 env->hstatus = set_field(env->hstatus, HSTATUS_SPVP,
1694                                          env->priv);
1695                 env->hstatus = set_field(env->hstatus, HSTATUS_SPV, true);
1696
1697                 htval = env->guest_phys_fault_addr;
1698
1699                 riscv_cpu_set_virt_enabled(env, 0);
1700             } else {
1701                 /* Trap into HS mode */
1702                 env->hstatus = set_field(env->hstatus, HSTATUS_SPV, false);
1703                 htval = env->guest_phys_fault_addr;
1704             }
1705             env->hstatus = set_field(env->hstatus, HSTATUS_GVA, write_gva);
1706         }
1707
1708         s = env->mstatus;
1709         s = set_field(s, MSTATUS_SPIE, get_field(s, MSTATUS_SIE));
1710         s = set_field(s, MSTATUS_SPP, env->priv);
1711         s = set_field(s, MSTATUS_SIE, 0);
1712         env->mstatus = s;
1713         env->scause = cause | ((target_ulong)async << (TARGET_LONG_BITS - 1));
1714         env->sepc = env->pc;
1715         env->stval = tval;
1716         env->htval = htval;
1717         env->htinst = tinst;
1718         env->pc = (env->stvec >> 2 << 2) +
1719                   ((async && (env->stvec & 3) == 1) ? cause * 4 : 0);
1720         riscv_cpu_set_mode(env, PRV_S);
1721     } else {
1722         /* handle the trap in M-mode */
1723         if (riscv_has_ext(env, RVH)) {
1724             if (env->virt_enabled) {
1725                 riscv_cpu_swap_hypervisor_regs(env);
1726             }
1727             env->mstatus = set_field(env->mstatus, MSTATUS_MPV,
1728                                      env->virt_enabled);
1729             if (env->virt_enabled && tval) {
1730                 env->mstatus = set_field(env->mstatus, MSTATUS_GVA, 1);
1731             }
1732
1733             mtval2 = env->guest_phys_fault_addr;
1734
1735             /* Trapping to M mode, virt is disabled */
1736             riscv_cpu_set_virt_enabled(env, 0);
1737         }
1738
1739         s = env->mstatus;
1740         s = set_field(s, MSTATUS_MPIE, get_field(s, MSTATUS_MIE));
1741         s = set_field(s, MSTATUS_MPP, env->priv);
1742         s = set_field(s, MSTATUS_MIE, 0);
1743         env->mstatus = s;
1744         env->mcause = cause | ~(((target_ulong)-1) >> async);
1745         env->mepc = env->pc;
1746         env->mtval = tval;
1747         env->mtval2 = mtval2;
1748         env->mtinst = tinst;
1749         env->pc = (env->mtvec >> 2 << 2) +
1750                   ((async && (env->mtvec & 3) == 1) ? cause * 4 : 0);
1751         riscv_cpu_set_mode(env, PRV_M);
1752     }
1753
1754     /*
1755      * NOTE: it is not necessary to yield load reservations here. It is only
1756      * necessary for an SC from "another hart" to cause a load reservation
1757      * to be yielded. Refer to the memory consistency model section of the
1758      * RISC-V ISA Specification.
1759      */
1760
1761     env->two_stage_lookup = false;
1762     env->two_stage_indirect_lookup = false;
1763 #endif
1764     cs->exception_index = RISCV_EXCP_NONE; /* mark handled to qemu */
1765 }