target/riscv/cpu_helper.c

   1 /*
   2  * RISC-V CPU helpers for qemu.
   3  *
   4  * Copyright (c) 2016-2017 Sagar Karandikar, sagark@eecs.berkeley.edu
   5  * Copyright (c) 2017-2018 SiFive, Inc.
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms and conditions of the GNU General Public License,
   9  * version 2 or later, as published by the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #include "qemu/osdep.h"
  21 #include "qemu/log.h"
  22 #include "qemu/main-loop.h"
  23 #include "cpu.h"
  24 #include "internals.h"
  25 #include "pmu.h"
  26 #include "exec/exec-all.h"
  27 #include "instmap.h"
  28 #include "tcg/tcg-op.h"
  29 #include "trace.h"
  30 #include "semihosting/common-semi.h"
  31 #include "sysemu/cpu-timers.h"
  32 #include "cpu_bits.h"
  33 #include "debug.h"
  34
  35 int riscv_cpu_mmu_index(CPURISCVState *env, bool ifetch)
  36 {
  37 #ifdef CONFIG_USER_ONLY
  38     return 0;
  39 #else
  40     if (ifetch) {
  41         return env->priv;
  42     }
  43
  44     /* All priv -> mmu_idx mapping are here */
  45     int mode = env->priv;
  46     if (mode == PRV_M && get_field(env->mstatus, MSTATUS_MPRV)) {
  47         mode = get_field(env->mstatus, MSTATUS_MPP);
  48     }
  49     if (mode == PRV_S && get_field(env->mstatus, MSTATUS_SUM)) {
  50         return MMUIdx_S_SUM;
  51     }
  52     return mode;
  53 #endif
  54 }
  55
  56 void cpu_get_tb_cpu_state(CPURISCVState *env, target_ulong *pc,
  57                           target_ulong *cs_base, uint32_t *pflags)
  58 {
  59     CPUState *cs = env_cpu(env);
  60     RISCVCPU *cpu = RISCV_CPU(cs);
  61     RISCVExtStatus fs, vs;
  62     uint32_t flags = 0;
  63
  64     *pc = env->xl == MXL_RV32 ? env->pc & UINT32_MAX : env->pc;
  65     *cs_base = 0;
  66
  67     if (cpu->cfg.ext_zve32f) {
  68         /*
  69          * If env->vl equals to VLMAX, we can use generic vector operation
  70          * expanders (GVEC) to accerlate the vector operations.
  71          * However, as LMUL could be a fractional number. The maximum
  72          * vector size can be operated might be less than 8 bytes,
  73          * which is not supported by GVEC. So we set vl_eq_vlmax flag to true
  74          * only when maxsz >= 8 bytes.
  75          */
  76         uint32_t vlmax = vext_get_vlmax(cpu, env->vtype);
  77         uint32_t sew = FIELD_EX64(env->vtype, VTYPE, VSEW);
  78         uint32_t maxsz = vlmax << sew;
  79         bool vl_eq_vlmax = (env->vstart == 0) && (vlmax == env->vl) &&
  80                            (maxsz >= 8);
  81         flags = FIELD_DP32(flags, TB_FLAGS, VILL, env->vill);
  82         flags = FIELD_DP32(flags, TB_FLAGS, SEW, sew);
  83         flags = FIELD_DP32(flags, TB_FLAGS, LMUL,
  84                            FIELD_EX64(env->vtype, VTYPE, VLMUL));
  85         flags = FIELD_DP32(flags, TB_FLAGS, VL_EQ_VLMAX, vl_eq_vlmax);
  86         flags = FIELD_DP32(flags, TB_FLAGS, VTA,
  87                            FIELD_EX64(env->vtype, VTYPE, VTA));
  88         flags = FIELD_DP32(flags, TB_FLAGS, VMA,
  89                            FIELD_EX64(env->vtype, VTYPE, VMA));
  90         flags = FIELD_DP32(flags, TB_FLAGS, VSTART_EQ_ZERO, env->vstart == 0);
  91     } else {
  92         flags = FIELD_DP32(flags, TB_FLAGS, VILL, 1);
  93     }
  94
  95 #ifdef CONFIG_USER_ONLY
  96     fs = EXT_STATUS_DIRTY;
  97     vs = EXT_STATUS_DIRTY;
  98 #else
  99     flags = FIELD_DP32(flags, TB_FLAGS, PRIV, env->priv);
 100
 101     flags |= cpu_mmu_index(env, 0);
 102     fs = get_field(env->mstatus, MSTATUS_FS);
 103     vs = get_field(env->mstatus, MSTATUS_VS);
 104
 105     if (env->virt_enabled) {
 106         flags = FIELD_DP32(flags, TB_FLAGS, VIRT_ENABLED, 1);
 107         /*
 108          * Merge DISABLED and !DIRTY states using MIN.
 109          * We will set both fields when dirtying.
 110          */
 111         fs = MIN(fs, get_field(env->mstatus_hs, MSTATUS_FS));
 112         vs = MIN(vs, get_field(env->mstatus_hs, MSTATUS_VS));
 113     }
 114
 115     if (cpu->cfg.debug && !icount_enabled()) {
 116         flags = FIELD_DP32(flags, TB_FLAGS, ITRIGGER, env->itrigger_enabled);
 117     }
 118 #endif
 119
 120     flags = FIELD_DP32(flags, TB_FLAGS, FS, fs);
 121     flags = FIELD_DP32(flags, TB_FLAGS, VS, vs);
 122     flags = FIELD_DP32(flags, TB_FLAGS, XL, env->xl);
 123     if (env->cur_pmmask < (env->xl == MXL_RV32 ? UINT32_MAX : UINT64_MAX)) {
 124         flags = FIELD_DP32(flags, TB_FLAGS, PM_MASK_ENABLED, 1);
 125     }
 126     if (env->cur_pmbase != 0) {
 127         flags = FIELD_DP32(flags, TB_FLAGS, PM_BASE_ENABLED, 1);
 128     }
 129
 130     *pflags = flags;
 131 }
 132
 133 void riscv_cpu_update_mask(CPURISCVState *env)
 134 {
 135     target_ulong mask = -1, base = 0;
 136     /*
 137      * TODO: Current RVJ spec does not specify
 138      * how the extension interacts with XLEN.
 139      */
 140 #ifndef CONFIG_USER_ONLY
 141     if (riscv_has_ext(env, RVJ)) {
 142         switch (env->priv) {
 143         case PRV_M:
 144             if (env->mmte & M_PM_ENABLE) {
 145                 mask = env->mpmmask;
 146                 base = env->mpmbase;
 147             }
 148             break;
 149         case PRV_S:
 150             if (env->mmte & S_PM_ENABLE) {
 151                 mask = env->spmmask;
 152                 base = env->spmbase;
 153             }
 154             break;
 155         case PRV_U:
 156             if (env->mmte & U_PM_ENABLE) {
 157                 mask = env->upmmask;
 158                 base = env->upmbase;
 159             }
 160             break;
 161         default:
 162             g_assert_not_reached();
 163         }
 164     }
 165 #endif
 166     if (env->xl == MXL_RV32) {
 167         env->cur_pmmask = mask & UINT32_MAX;
 168         env->cur_pmbase = base & UINT32_MAX;
 169     } else {
 170         env->cur_pmmask = mask;
 171         env->cur_pmbase = base;
 172     }
 173 }
 174
 175 #ifndef CONFIG_USER_ONLY
 176
 177 /*
 178  * The HS-mode is allowed to configure priority only for the
 179  * following VS-mode local interrupts:
 180  *
 181  * 0  (Reserved interrupt, reads as zero)
 182  * 1  Supervisor software interrupt
 183  * 4  (Reserved interrupt, reads as zero)
 184  * 5  Supervisor timer interrupt
 185  * 8  (Reserved interrupt, reads as zero)
 186  * 13 (Reserved interrupt)
 187  * 14 "
 188  * 15 "
 189  * 16 "
 190  * 17 "
 191  * 18 "
 192  * 19 "
 193  * 20 "
 194  * 21 "
 195  * 22 "
 196  * 23 "
 197  */
 198
 199 static const int hviprio_index2irq[] = {
 200     0, 1, 4, 5, 8, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23 };
 201 static const int hviprio_index2rdzero[] = {
 202     1, 0, 1, 0, 1, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0 };
 203
 204 int riscv_cpu_hviprio_index2irq(int index, int *out_irq, int *out_rdzero)
 205 {
 206     if (index < 0 || ARRAY_SIZE(hviprio_index2irq) <= index) {
 207         return -EINVAL;
 208     }
 209
 210     if (out_irq) {
 211         *out_irq = hviprio_index2irq[index];
 212     }
 213
 214     if (out_rdzero) {
 215         *out_rdzero = hviprio_index2rdzero[index];
 216     }
 217
 218     return 0;
 219 }
 220
 221 /*
 222  * Default priorities of local interrupts are defined in the
 223  * RISC-V Advanced Interrupt Architecture specification.
 224  *
 225  * ----------------------------------------------------------------
 226  *  Default  |
 227  *  Priority | Major Interrupt Numbers
 228  * ----------------------------------------------------------------
 229  *  Highest  | 47, 23, 46, 45, 22, 44,
 230  *           | 43, 21, 42, 41, 20, 40
 231  *           |
 232  *           | 11 (0b),  3 (03),  7 (07)
 233  *           |  9 (09),  1 (01),  5 (05)
 234  *           | 12 (0c)
 235  *           | 10 (0a),  2 (02),  6 (06)
 236  *           |
 237  *           | 39, 19, 38, 37, 18, 36,
 238  *  Lowest   | 35, 17, 34, 33, 16, 32
 239  * ----------------------------------------------------------------
 240  */
 241 static const uint8_t default_iprio[64] = {
 242     /* Custom interrupts 48 to 63 */
 243     [63] = IPRIO_MMAXIPRIO,
 244     [62] = IPRIO_MMAXIPRIO,
 245     [61] = IPRIO_MMAXIPRIO,
 246     [60] = IPRIO_MMAXIPRIO,
 247     [59] = IPRIO_MMAXIPRIO,
 248     [58] = IPRIO_MMAXIPRIO,
 249     [57] = IPRIO_MMAXIPRIO,
 250     [56] = IPRIO_MMAXIPRIO,
 251     [55] = IPRIO_MMAXIPRIO,
 252     [54] = IPRIO_MMAXIPRIO,
 253     [53] = IPRIO_MMAXIPRIO,
 254     [52] = IPRIO_MMAXIPRIO,
 255     [51] = IPRIO_MMAXIPRIO,
 256     [50] = IPRIO_MMAXIPRIO,
 257     [49] = IPRIO_MMAXIPRIO,
 258     [48] = IPRIO_MMAXIPRIO,
 259
 260     /* Custom interrupts 24 to 31 */
 261     [31] = IPRIO_MMAXIPRIO,
 262     [30] = IPRIO_MMAXIPRIO,
 263     [29] = IPRIO_MMAXIPRIO,
 264     [28] = IPRIO_MMAXIPRIO,
 265     [27] = IPRIO_MMAXIPRIO,
 266     [26] = IPRIO_MMAXIPRIO,
 267     [25] = IPRIO_MMAXIPRIO,
 268     [24] = IPRIO_MMAXIPRIO,
 269
 270     [47] = IPRIO_DEFAULT_UPPER,
 271     [23] = IPRIO_DEFAULT_UPPER + 1,
 272     [46] = IPRIO_DEFAULT_UPPER + 2,
 273     [45] = IPRIO_DEFAULT_UPPER + 3,
 274     [22] = IPRIO_DEFAULT_UPPER + 4,
 275     [44] = IPRIO_DEFAULT_UPPER + 5,
 276
 277     [43] = IPRIO_DEFAULT_UPPER + 6,
 278     [21] = IPRIO_DEFAULT_UPPER + 7,
 279     [42] = IPRIO_DEFAULT_UPPER + 8,
 280     [41] = IPRIO_DEFAULT_UPPER + 9,
 281     [20] = IPRIO_DEFAULT_UPPER + 10,
 282     [40] = IPRIO_DEFAULT_UPPER + 11,
 283
 284     [11] = IPRIO_DEFAULT_M,
 285     [3]  = IPRIO_DEFAULT_M + 1,
 286     [7]  = IPRIO_DEFAULT_M + 2,
 287
 288     [9]  = IPRIO_DEFAULT_S,
 289     [1]  = IPRIO_DEFAULT_S + 1,
 290     [5]  = IPRIO_DEFAULT_S + 2,
 291
 292     [12] = IPRIO_DEFAULT_SGEXT,
 293
 294     [10] = IPRIO_DEFAULT_VS,
 295     [2]  = IPRIO_DEFAULT_VS + 1,
 296     [6]  = IPRIO_DEFAULT_VS + 2,
 297
 298     [39] = IPRIO_DEFAULT_LOWER,
 299     [19] = IPRIO_DEFAULT_LOWER + 1,
 300     [38] = IPRIO_DEFAULT_LOWER + 2,
 301     [37] = IPRIO_DEFAULT_LOWER + 3,
 302     [18] = IPRIO_DEFAULT_LOWER + 4,
 303     [36] = IPRIO_DEFAULT_LOWER + 5,
 304
 305     [35] = IPRIO_DEFAULT_LOWER + 6,
 306     [17] = IPRIO_DEFAULT_LOWER + 7,
 307     [34] = IPRIO_DEFAULT_LOWER + 8,
 308     [33] = IPRIO_DEFAULT_LOWER + 9,
 309     [16] = IPRIO_DEFAULT_LOWER + 10,
 310     [32] = IPRIO_DEFAULT_LOWER + 11,
 311 };
 312
 313 uint8_t riscv_cpu_default_priority(int irq)
 314 {
 315     if (irq < 0 || irq > 63) {
 316         return IPRIO_MMAXIPRIO;
 317     }
 318
 319     return default_iprio[irq] ? default_iprio[irq] : IPRIO_MMAXIPRIO;
 320 };
 321
 322 static int riscv_cpu_pending_to_irq(CPURISCVState *env,
 323                                     int extirq, unsigned int extirq_def_prio,
 324                                     uint64_t pending, uint8_t *iprio)
 325 {
 326     int irq, best_irq = RISCV_EXCP_NONE;
 327     unsigned int prio, best_prio = UINT_MAX;
 328
 329     if (!pending) {
 330         return RISCV_EXCP_NONE;
 331     }
 332
 333     irq = ctz64(pending);
 334     if (!((extirq == IRQ_M_EXT) ? riscv_cpu_cfg(env)->ext_smaia :
 335                                   riscv_cpu_cfg(env)->ext_ssaia)) {
 336         return irq;
 337     }
 338
 339     pending = pending >> irq;
 340     while (pending) {
 341         prio = iprio[irq];
 342         if (!prio) {
 343             if (irq == extirq) {
 344                 prio = extirq_def_prio;
 345             } else {
 346                 prio = (riscv_cpu_default_priority(irq) < extirq_def_prio) ?
 347                        1 : IPRIO_MMAXIPRIO;
 348             }
 349         }
 350         if ((pending & 0x1) && (prio <= best_prio)) {
 351             best_irq = irq;
 352             best_prio = prio;
 353         }
 354         irq++;
 355         pending = pending >> 1;
 356     }
 357
 358     return best_irq;
 359 }
 360
 361 uint64_t riscv_cpu_all_pending(CPURISCVState *env)
 362 {
 363     uint32_t gein = get_field(env->hstatus, HSTATUS_VGEIN);
 364     uint64_t vsgein = (env->hgeip & (1ULL << gein)) ? MIP_VSEIP : 0;
 365     uint64_t vstip = (env->vstime_irq) ? MIP_VSTIP : 0;
 366
 367     return (env->mip | vsgein | vstip) & env->mie;
 368 }
 369
 370 int riscv_cpu_mirq_pending(CPURISCVState *env)
 371 {
 372     uint64_t irqs = riscv_cpu_all_pending(env) & ~env->mideleg &
 373                     ~(MIP_SGEIP | MIP_VSSIP | MIP_VSTIP | MIP_VSEIP);
 374
 375     return riscv_cpu_pending_to_irq(env, IRQ_M_EXT, IPRIO_DEFAULT_M,
 376                                     irqs, env->miprio);
 377 }
 378
 379 int riscv_cpu_sirq_pending(CPURISCVState *env)
 380 {
 381     uint64_t irqs = riscv_cpu_all_pending(env) & env->mideleg &
 382                     ~(MIP_VSSIP | MIP_VSTIP | MIP_VSEIP);
 383
 384     return riscv_cpu_pending_to_irq(env, IRQ_S_EXT, IPRIO_DEFAULT_S,
 385                                     irqs, env->siprio);
 386 }
 387
 388 int riscv_cpu_vsirq_pending(CPURISCVState *env)
 389 {
 390     uint64_t irqs = riscv_cpu_all_pending(env) & env->mideleg &
 391                     (MIP_VSSIP | MIP_VSTIP | MIP_VSEIP);
 392
 393     return riscv_cpu_pending_to_irq(env, IRQ_S_EXT, IPRIO_DEFAULT_S,
 394                                     irqs >> 1, env->hviprio);
 395 }
 396
 397 static int riscv_cpu_local_irq_pending(CPURISCVState *env)
 398 {
 399     int virq;
 400     uint64_t irqs, pending, mie, hsie, vsie;
 401
 402     /* Determine interrupt enable state of all privilege modes */
 403     if (env->virt_enabled) {
 404         mie = 1;
 405         hsie = 1;
 406         vsie = (env->priv < PRV_S) ||
 407                (env->priv == PRV_S && get_field(env->mstatus, MSTATUS_SIE));
 408     } else {
 409         mie = (env->priv < PRV_M) ||
 410               (env->priv == PRV_M && get_field(env->mstatus, MSTATUS_MIE));
 411         hsie = (env->priv < PRV_S) ||
 412                (env->priv == PRV_S && get_field(env->mstatus, MSTATUS_SIE));
 413         vsie = 0;
 414     }
 415
 416     /* Determine all pending interrupts */
 417     pending = riscv_cpu_all_pending(env);
 418
 419     /* Check M-mode interrupts */
 420     irqs = pending & ~env->mideleg & -mie;
 421     if (irqs) {
 422         return riscv_cpu_pending_to_irq(env, IRQ_M_EXT, IPRIO_DEFAULT_M,
 423                                         irqs, env->miprio);
 424     }
 425
 426     /* Check HS-mode interrupts */
 427     irqs = pending & env->mideleg & ~env->hideleg & -hsie;
 428     if (irqs) {
 429         return riscv_cpu_pending_to_irq(env, IRQ_S_EXT, IPRIO_DEFAULT_S,
 430                                         irqs, env->siprio);
 431     }
 432
 433     /* Check VS-mode interrupts */
 434     irqs = pending & env->mideleg & env->hideleg & -vsie;
 435     if (irqs) {
 436         virq = riscv_cpu_pending_to_irq(env, IRQ_S_EXT, IPRIO_DEFAULT_S,
 437                                         irqs >> 1, env->hviprio);
 438         return (virq <= 0) ? virq : virq + 1;
 439     }
 440
 441     /* Indicate no pending interrupt */
 442     return RISCV_EXCP_NONE;
 443 }
 444
 445 bool riscv_cpu_exec_interrupt(CPUState *cs, int interrupt_request)
 446 {
 447     if (interrupt_request & CPU_INTERRUPT_HARD) {
 448         RISCVCPU *cpu = RISCV_CPU(cs);
 449         CPURISCVState *env = &cpu->env;
 450         int interruptno = riscv_cpu_local_irq_pending(env);
 451         if (interruptno >= 0) {
 452             cs->exception_index = RISCV_EXCP_INT_FLAG | interruptno;
 453             riscv_cpu_do_interrupt(cs);
 454             return true;
 455         }
 456     }
 457     return false;
 458 }
 459
 460 /* Return true is floating point support is currently enabled */
 461 bool riscv_cpu_fp_enabled(CPURISCVState *env)
 462 {
 463     if (env->mstatus & MSTATUS_FS) {
 464         if (env->virt_enabled && !(env->mstatus_hs & MSTATUS_FS)) {
 465             return false;
 466         }
 467         return true;
 468     }
 469
 470     return false;
 471 }
 472
 473 /* Return true is vector support is currently enabled */
 474 bool riscv_cpu_vector_enabled(CPURISCVState *env)
 475 {
 476     if (env->mstatus & MSTATUS_VS) {
 477         if (env->virt_enabled && !(env->mstatus_hs & MSTATUS_VS)) {
 478             return false;
 479         }
 480         return true;
 481     }
 482
 483     return false;
 484 }
 485
 486 void riscv_cpu_swap_hypervisor_regs(CPURISCVState *env)
 487 {
 488     uint64_t mstatus_mask = MSTATUS_MXR | MSTATUS_SUM |
 489                             MSTATUS_SPP | MSTATUS_SPIE | MSTATUS_SIE |
 490                             MSTATUS64_UXL | MSTATUS_VS;
 491
 492     if (riscv_has_ext(env, RVF)) {
 493         mstatus_mask |= MSTATUS_FS;
 494     }
 495     bool current_virt = env->virt_enabled;
 496
 497     g_assert(riscv_has_ext(env, RVH));
 498
 499     if (current_virt) {
 500         /* Current V=1 and we are about to change to V=0 */
 501         env->vsstatus = env->mstatus & mstatus_mask;
 502         env->mstatus &= ~mstatus_mask;
 503         env->mstatus |= env->mstatus_hs;
 504
 505         env->vstvec = env->stvec;
 506         env->stvec = env->stvec_hs;
 507
 508         env->vsscratch = env->sscratch;
 509         env->sscratch = env->sscratch_hs;
 510
 511         env->vsepc = env->sepc;
 512         env->sepc = env->sepc_hs;
 513
 514         env->vscause = env->scause;
 515         env->scause = env->scause_hs;
 516
 517         env->vstval = env->stval;
 518         env->stval = env->stval_hs;
 519
 520         env->vsatp = env->satp;
 521         env->satp = env->satp_hs;
 522     } else {
 523         /* Current V=0 and we are about to change to V=1 */
 524         env->mstatus_hs = env->mstatus & mstatus_mask;
 525         env->mstatus &= ~mstatus_mask;
 526         env->mstatus |= env->vsstatus;
 527
 528         env->stvec_hs = env->stvec;
 529         env->stvec = env->vstvec;
 530
 531         env->sscratch_hs = env->sscratch;
 532         env->sscratch = env->vsscratch;
 533
 534         env->sepc_hs = env->sepc;
 535         env->sepc = env->vsepc;
 536
 537         env->scause_hs = env->scause;
 538         env->scause = env->vscause;
 539
 540         env->stval_hs = env->stval;
 541         env->stval = env->vstval;
 542
 543         env->satp_hs = env->satp;
 544         env->satp = env->vsatp;
 545     }
 546 }
 547
 548 target_ulong riscv_cpu_get_geilen(CPURISCVState *env)
 549 {
 550     if (!riscv_has_ext(env, RVH)) {
 551         return 0;
 552     }
 553
 554     return env->geilen;
 555 }
 556
 557 void riscv_cpu_set_geilen(CPURISCVState *env, target_ulong geilen)
 558 {
 559     if (!riscv_has_ext(env, RVH)) {
 560         return;
 561     }
 562
 563     if (geilen > (TARGET_LONG_BITS - 1)) {
 564         return;
 565     }
 566
 567     env->geilen = geilen;
 568 }
 569
 570 /* This function can only be called to set virt when RVH is enabled */
 571 void riscv_cpu_set_virt_enabled(CPURISCVState *env, bool enable)
 572 {
 573     /* Flush the TLB on all virt mode changes. */
 574     if (env->virt_enabled != enable) {
 575         tlb_flush(env_cpu(env));
 576     }
 577
 578     env->virt_enabled = enable;
 579
 580     if (enable) {
 581         /*
 582          * The guest external interrupts from an interrupt controller are
 583          * delivered only when the Guest/VM is running (i.e. V=1). This means
 584          * any guest external interrupt which is triggered while the Guest/VM
 585          * is not running (i.e. V=0) will be missed on QEMU resulting in guest
 586          * with sluggish response to serial console input and other I/O events.
 587          *
 588          * To solve this, we check and inject interrupt after setting V=1.
 589          */
 590         riscv_cpu_update_mip(env, 0, 0);
 591     }
 592 }
 593
 594 int riscv_cpu_claim_interrupts(RISCVCPU *cpu, uint64_t interrupts)
 595 {
 596     CPURISCVState *env = &cpu->env;
 597     if (env->miclaim & interrupts) {
 598         return -1;
 599     } else {
 600         env->miclaim |= interrupts;
 601         return 0;
 602     }
 603 }
 604
 605 uint64_t riscv_cpu_update_mip(CPURISCVState *env, uint64_t mask,
 606                               uint64_t value)
 607 {
 608     CPUState *cs = env_cpu(env);
 609     uint64_t gein, vsgein = 0, vstip = 0, old = env->mip;
 610
 611     if (env->virt_enabled) {
 612         gein = get_field(env->hstatus, HSTATUS_VGEIN);
 613         vsgein = (env->hgeip & (1ULL << gein)) ? MIP_VSEIP : 0;
 614     }
 615
 616     vstip = env->vstime_irq ? MIP_VSTIP : 0;
 617
 618     QEMU_IOTHREAD_LOCK_GUARD();
 619
 620     env->mip = (env->mip & ~mask) | (value & mask);
 621
 622     if (env->mip | vsgein | vstip) {
 623         cpu_interrupt(cs, CPU_INTERRUPT_HARD);
 624     } else {
 625         cpu_reset_interrupt(cs, CPU_INTERRUPT_HARD);
 626     }
 627
 628     return old;
 629 }
 630
 631 void riscv_cpu_set_rdtime_fn(CPURISCVState *env, uint64_t (*fn)(void *),
 632                              void *arg)
 633 {
 634     env->rdtime_fn = fn;
 635     env->rdtime_fn_arg = arg;
 636 }
 637
 638 void riscv_cpu_set_aia_ireg_rmw_fn(CPURISCVState *env, uint32_t priv,
 639                                    int (*rmw_fn)(void *arg,
 640                                                  target_ulong reg,
 641                                                  target_ulong *val,
 642                                                  target_ulong new_val,
 643                                                  target_ulong write_mask),
 644                                    void *rmw_fn_arg)
 645 {
 646     if (priv <= PRV_M) {
 647         env->aia_ireg_rmw_fn[priv] = rmw_fn;
 648         env->aia_ireg_rmw_fn_arg[priv] = rmw_fn_arg;
 649     }
 650 }
 651
 652 void riscv_cpu_set_mode(CPURISCVState *env, target_ulong newpriv)
 653 {
 654     g_assert(newpriv <= PRV_M && newpriv != PRV_RESERVED);
 655
 656     if (icount_enabled() && newpriv != env->priv) {
 657         riscv_itrigger_update_priv(env);
 658     }
 659     /* tlb_flush is unnecessary as mode is contained in mmu_idx */
 660     env->priv = newpriv;
 661     env->xl = cpu_recompute_xl(env);
 662     riscv_cpu_update_mask(env);
 663
 664     /*
 665      * Clear the load reservation - otherwise a reservation placed in one
 666      * context/process can be used by another, resulting in an SC succeeding
 667      * incorrectly. Version 2.2 of the ISA specification explicitly requires
 668      * this behaviour, while later revisions say that the kernel "should" use
 669      * an SC instruction to force the yielding of a load reservation on a
 670      * preemptive context switch. As a result, do both.
 671      */
 672     env->load_res = -1;
 673 }
 674
 675 /*
 676  * get_physical_address_pmp - check PMP permission for this physical address
 677  *
 678  * Match the PMP region and check permission for this physical address and it's
 679  * TLB page. Returns 0 if the permission checking was successful
 680  *
 681  * @env: CPURISCVState
 682  * @prot: The returned protection attributes
 683  * @tlb_size: TLB page size containing addr. It could be modified after PMP
 684  *            permission checking. NULL if not set TLB page for addr.
 685  * @addr: The physical address to be checked permission
 686  * @access_type: The type of MMU access
 687  * @mode: Indicates current privilege level.
 688  */
 689 static int get_physical_address_pmp(CPURISCVState *env, int *prot,
 690                                     target_ulong *tlb_size, hwaddr addr,
 691                                     int size, MMUAccessType access_type,
 692                                     int mode)
 693 {
 694     pmp_priv_t pmp_priv;
 695     int pmp_index = -1;
 696
 697     if (!riscv_cpu_cfg(env)->pmp) {
 698         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
 699         return TRANSLATE_SUCCESS;
 700     }
 701
 702     pmp_index = pmp_hart_has_privs(env, addr, size, 1 << access_type,
 703                                    &pmp_priv, mode);
 704     if (pmp_index < 0) {
 705         *prot = 0;
 706         return TRANSLATE_PMP_FAIL;
 707     }
 708
 709     *prot = pmp_priv_to_page_prot(pmp_priv);
 710     if ((tlb_size != NULL) && pmp_index != MAX_RISCV_PMPS) {
 711         target_ulong tlb_sa = addr & ~(TARGET_PAGE_SIZE - 1);
 712         target_ulong tlb_ea = tlb_sa + TARGET_PAGE_SIZE - 1;
 713
 714         *tlb_size = pmp_get_tlb_size(env, pmp_index, tlb_sa, tlb_ea);
 715     }
 716
 717     return TRANSLATE_SUCCESS;
 718 }
 719
 720 /*
 721  * get_physical_address - get the physical address for this virtual address
 722  *
 723  * Do a page table walk to obtain the physical address corresponding to a
 724  * virtual address. Returns 0 if the translation was successful
 725  *
 726  * Adapted from Spike's mmu_t::translate and mmu_t::walk
 727  *
 728  * @env: CPURISCVState
 729  * @physical: This will be set to the calculated physical address
 730  * @prot: The returned protection attributes
 731  * @addr: The virtual address or guest physical address to be translated
 732  * @fault_pte_addr: If not NULL, this will be set to fault pte address
 733  *                  when a error occurs on pte address translation.
 734  *                  This will already be shifted to match htval.
 735  * @access_type: The type of MMU access
 736  * @mmu_idx: Indicates current privilege level
 737  * @first_stage: Are we in first stage translation?
 738  *               Second stage is used for hypervisor guest translation
 739  * @two_stage: Are we going to perform two stage translation
 740  * @is_debug: Is this access from a debugger or the monitor?
 741  */
 742 static int get_physical_address(CPURISCVState *env, hwaddr *physical,
 743                                 int *prot, vaddr addr,
 744                                 target_ulong *fault_pte_addr,
 745                                 int access_type, int mmu_idx,
 746                                 bool first_stage, bool two_stage,
 747                                 bool is_debug)
 748 {
 749     /*
 750      * NOTE: the env->pc value visible here will not be
 751      * correct, but the value visible to the exception handler
 752      * (riscv_cpu_do_interrupt) is correct
 753      */
 754     MemTxResult res;
 755     MemTxAttrs attrs = MEMTXATTRS_UNSPECIFIED;
 756     int mode = mmuidx_priv(mmu_idx);
 757     bool use_background = false;
 758     hwaddr ppn;
 759     int napot_bits = 0;
 760     target_ulong napot_mask;
 761
 762     /*
 763      * Check if we should use the background registers for the two
 764      * stage translation. We don't need to check if we actually need
 765      * two stage translation as that happened before this function
 766      * was called. Background registers will be used if the guest has
 767      * forced a two stage translation to be on (in HS or M mode).
 768      */
 769     if (!env->virt_enabled && two_stage) {
 770         use_background = true;
 771     }
 772
 773     if (first_stage == false) {
 774         /*
 775          * We are in stage 2 translation, this is similar to stage 1.
 776          * Stage 2 is always taken as U-mode
 777          */
 778         mode = PRV_U;
 779     }
 780
 781     if (mode == PRV_M || !riscv_cpu_cfg(env)->mmu) {
 782         *physical = addr;
 783         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
 784         return TRANSLATE_SUCCESS;
 785     }
 786
 787     *prot = 0;
 788
 789     hwaddr base;
 790     int levels, ptidxbits, ptesize, vm, sum, mxr, widened;
 791
 792     if (first_stage == true) {
 793         mxr = get_field(env->mstatus, MSTATUS_MXR);
 794     } else {
 795         mxr = get_field(env->vsstatus, MSTATUS_MXR);
 796     }
 797
 798     if (first_stage == true) {
 799         if (use_background) {
 800             if (riscv_cpu_mxl(env) == MXL_RV32) {
 801                 base = (hwaddr)get_field(env->vsatp, SATP32_PPN) << PGSHIFT;
 802                 vm = get_field(env->vsatp, SATP32_MODE);
 803             } else {
 804                 base = (hwaddr)get_field(env->vsatp, SATP64_PPN) << PGSHIFT;
 805                 vm = get_field(env->vsatp, SATP64_MODE);
 806             }
 807         } else {
 808             if (riscv_cpu_mxl(env) == MXL_RV32) {
 809                 base = (hwaddr)get_field(env->satp, SATP32_PPN) << PGSHIFT;
 810                 vm = get_field(env->satp, SATP32_MODE);
 811             } else {
 812                 base = (hwaddr)get_field(env->satp, SATP64_PPN) << PGSHIFT;
 813                 vm = get_field(env->satp, SATP64_MODE);
 814             }
 815         }
 816         widened = 0;
 817     } else {
 818         if (riscv_cpu_mxl(env) == MXL_RV32) {
 819             base = (hwaddr)get_field(env->hgatp, SATP32_PPN) << PGSHIFT;
 820             vm = get_field(env->hgatp, SATP32_MODE);
 821         } else {
 822             base = (hwaddr)get_field(env->hgatp, SATP64_PPN) << PGSHIFT;
 823             vm = get_field(env->hgatp, SATP64_MODE);
 824         }
 825         widened = 2;
 826     }
 827     /* status.SUM will be ignored if execute on background */
 828     sum = mmuidx_sum(mmu_idx) || use_background || is_debug;
 829     switch (vm) {
 830     case VM_1_10_SV32:
 831       levels = 2; ptidxbits = 10; ptesize = 4; break;
 832     case VM_1_10_SV39:
 833       levels = 3; ptidxbits = 9; ptesize = 8; break;
 834     case VM_1_10_SV48:
 835       levels = 4; ptidxbits = 9; ptesize = 8; break;
 836     case VM_1_10_SV57:
 837       levels = 5; ptidxbits = 9; ptesize = 8; break;
 838     case VM_1_10_MBARE:
 839         *physical = addr;
 840         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
 841         return TRANSLATE_SUCCESS;
 842     default:
 843       g_assert_not_reached();
 844     }
 845
 846     CPUState *cs = env_cpu(env);
 847     int va_bits = PGSHIFT + levels * ptidxbits + widened;
 848     target_ulong mask, masked_msbs;
 849
 850     if (TARGET_LONG_BITS > (va_bits - 1)) {
 851         mask = (1L << (TARGET_LONG_BITS - (va_bits - 1))) - 1;
 852     } else {
 853         mask = 0;
 854     }
 855     masked_msbs = (addr >> (va_bits - 1)) & mask;
 856
 857     if (masked_msbs != 0 && masked_msbs != mask) {
 858         return TRANSLATE_FAIL;
 859     }
 860
 861     int ptshift = (levels - 1) * ptidxbits;
 862     int i;
 863
 864 #if !TCG_OVERSIZED_GUEST
 865 restart:
 866 #endif
 867     for (i = 0; i < levels; i++, ptshift -= ptidxbits) {
 868         target_ulong idx;
 869         if (i == 0) {
 870             idx = (addr >> (PGSHIFT + ptshift)) &
 871                            ((1 << (ptidxbits + widened)) - 1);
 872         } else {
 873             idx = (addr >> (PGSHIFT + ptshift)) &
 874                            ((1 << ptidxbits) - 1);
 875         }
 876
 877         /* check that physical address of PTE is legal */
 878         hwaddr pte_addr;
 879
 880         if (two_stage && first_stage) {
 881             int vbase_prot;
 882             hwaddr vbase;
 883
 884             /* Do the second stage translation on the base PTE address. */
 885             int vbase_ret = get_physical_address(env, &vbase, &vbase_prot,
 886                                                  base, NULL, MMU_DATA_LOAD,
 887                                                  mmu_idx, false, true,
 888                                                  is_debug);
 889
 890             if (vbase_ret != TRANSLATE_SUCCESS) {
 891                 if (fault_pte_addr) {
 892                     *fault_pte_addr = (base + idx * ptesize) >> 2;
 893                 }
 894                 return TRANSLATE_G_STAGE_FAIL;
 895             }
 896
 897             pte_addr = vbase + idx * ptesize;
 898         } else {
 899             pte_addr = base + idx * ptesize;
 900         }
 901
 902         int pmp_prot;
 903         int pmp_ret = get_physical_address_pmp(env, &pmp_prot, NULL, pte_addr,
 904                                                sizeof(target_ulong),
 905                                                MMU_DATA_LOAD, PRV_S);
 906         if (pmp_ret != TRANSLATE_SUCCESS) {
 907             return TRANSLATE_PMP_FAIL;
 908         }
 909
 910         target_ulong pte;
 911         if (riscv_cpu_mxl(env) == MXL_RV32) {
 912             pte = address_space_ldl(cs->as, pte_addr, attrs, &res);
 913         } else {
 914             pte = address_space_ldq(cs->as, pte_addr, attrs, &res);
 915         }
 916
 917         if (res != MEMTX_OK) {
 918             return TRANSLATE_FAIL;
 919         }
 920
 921         bool pbmte = env->menvcfg & MENVCFG_PBMTE;
 922         bool hade = env->menvcfg & MENVCFG_HADE;
 923
 924         if (first_stage && two_stage && env->virt_enabled) {
 925             pbmte = pbmte && (env->henvcfg & HENVCFG_PBMTE);
 926             hade = hade && (env->henvcfg & HENVCFG_HADE);
 927         }
 928
 929         if (riscv_cpu_sxl(env) == MXL_RV32) {
 930             ppn = pte >> PTE_PPN_SHIFT;
 931         } else if (pbmte || riscv_cpu_cfg(env)->ext_svnapot) {
 932             ppn = (pte & (target_ulong)PTE_PPN_MASK) >> PTE_PPN_SHIFT;
 933         } else {
 934             ppn = pte >> PTE_PPN_SHIFT;
 935             if ((pte & ~(target_ulong)PTE_PPN_MASK) >> PTE_PPN_SHIFT) {
 936                 return TRANSLATE_FAIL;
 937             }
 938         }
 939
 940         if (!(pte & PTE_V)) {
 941             /* Invalid PTE */
 942             return TRANSLATE_FAIL;
 943         } else if (!pbmte && (pte & PTE_PBMT)) {
 944             return TRANSLATE_FAIL;
 945         } else if (!(pte & (PTE_R | PTE_W | PTE_X))) {
 946             /* Inner PTE, continue walking */
 947             if (pte & (PTE_D | PTE_A | PTE_U | PTE_ATTR)) {
 948                 return TRANSLATE_FAIL;
 949             }
 950             base = ppn << PGSHIFT;
 951         } else if ((pte & (PTE_R | PTE_W | PTE_X)) == PTE_W) {
 952             /* Reserved leaf PTE flags: PTE_W */
 953             return TRANSLATE_FAIL;
 954         } else if ((pte & (PTE_R | PTE_W | PTE_X)) == (PTE_W | PTE_X)) {
 955             /* Reserved leaf PTE flags: PTE_W + PTE_X */
 956             return TRANSLATE_FAIL;
 957         } else if ((pte & PTE_U) && ((mode != PRV_U) &&
 958                    (!sum || access_type == MMU_INST_FETCH))) {
 959             /* User PTE flags when not U mode and mstatus.SUM is not set,
 960                or the access type is an instruction fetch */
 961             return TRANSLATE_FAIL;
 962         } else if (!(pte & PTE_U) && (mode != PRV_S)) {
 963             /* Supervisor PTE flags when not S mode */
 964             return TRANSLATE_FAIL;
 965         } else if (ppn & ((1ULL << ptshift) - 1)) {
 966             /* Misaligned PPN */
 967             return TRANSLATE_FAIL;
 968         } else if (access_type == MMU_DATA_LOAD && !((pte & PTE_R) ||
 969                    ((pte & PTE_X) && mxr))) {
 970             /* Read access check failed */
 971             return TRANSLATE_FAIL;
 972         } else if (access_type == MMU_DATA_STORE && !(pte & PTE_W)) {
 973             /* Write access check failed */
 974             return TRANSLATE_FAIL;
 975         } else if (access_type == MMU_INST_FETCH && !(pte & PTE_X)) {
 976             /* Fetch access check failed */
 977             return TRANSLATE_FAIL;
 978         } else {
 979             /* if necessary, set accessed and dirty bits. */
 980             target_ulong updated_pte = pte | PTE_A |
 981                 (access_type == MMU_DATA_STORE ? PTE_D : 0);
 982
 983             /* Page table updates need to be atomic with MTTCG enabled */
 984             if (updated_pte != pte) {
 985                 if (!hade) {
 986                     return TRANSLATE_FAIL;
 987                 }
 988
 989                 /*
 990                  * - if accessed or dirty bits need updating, and the PTE is
 991                  *   in RAM, then we do so atomically with a compare and swap.
 992                  * - if the PTE is in IO space or ROM, then it can't be updated
 993                  *   and we return TRANSLATE_FAIL.
 994                  * - if the PTE changed by the time we went to update it, then
 995                  *   it is no longer valid and we must re-walk the page table.
 996                  */
 997                 MemoryRegion *mr;
 998                 hwaddr l = sizeof(target_ulong), addr1;
 999                 mr = address_space_translate(cs->as, pte_addr, &addr1, &l,
1000                                              false, MEMTXATTRS_UNSPECIFIED);
1001                 if (memory_region_is_ram(mr)) {
1002                     target_ulong *pte_pa =
1003                         qemu_map_ram_ptr(mr->ram_block, addr1);
1004 #if TCG_OVERSIZED_GUEST
1005                     /*
1006                      * MTTCG is not enabled on oversized TCG guests so
1007                      * page table updates do not need to be atomic
1008                      */
1009                     *pte_pa = pte = updated_pte;
1010 #else
1011                     target_ulong old_pte =
1012                         qatomic_cmpxchg(pte_pa, pte, updated_pte);
1013                     if (old_pte != pte) {
1014                         goto restart;
1015                     } else {
1016                         pte = updated_pte;
1017                     }
1018 #endif
1019                 } else {
1020                     /*
1021                      * misconfigured PTE in ROM (AD bits are not preset) or
1022                      * PTE is in IO space and can't be updated atomically
1023                      */
1024                     return TRANSLATE_FAIL;
1025                 }
1026             }
1027
1028             /*
1029              * for superpage mappings, make a fake leaf PTE for the TLB's
1030              * benefit.
1031              */
1032             target_ulong vpn = addr >> PGSHIFT;
1033
1034             if (riscv_cpu_cfg(env)->ext_svnapot && (pte & PTE_N)) {
1035                 napot_bits = ctzl(ppn) + 1;
1036                 if ((i != (levels - 1)) || (napot_bits != 4)) {
1037                     return TRANSLATE_FAIL;
1038                 }
1039             }
1040
1041             napot_mask = (1 << napot_bits) - 1;
1042             *physical = (((ppn & ~napot_mask) | (vpn & napot_mask) |
1043                           (vpn & (((target_ulong)1 << ptshift) - 1))
1044                          ) << PGSHIFT) | (addr & ~TARGET_PAGE_MASK);
1045
1046             /* set permissions on the TLB entry */
1047             if ((pte & PTE_R) || ((pte & PTE_X) && mxr)) {
1048                 *prot |= PAGE_READ;
1049             }
1050             if (pte & PTE_X) {
1051                 *prot |= PAGE_EXEC;
1052             }
1053             /*
1054              * add write permission on stores or if the page is already dirty,
1055              * so that we TLB miss on later writes to update the dirty bit
1056              */
1057             if ((pte & PTE_W) &&
1058                 (access_type == MMU_DATA_STORE || (pte & PTE_D))) {
1059                 *prot |= PAGE_WRITE;
1060             }
1061             return TRANSLATE_SUCCESS;
1062         }
1063     }
1064     return TRANSLATE_FAIL;
1065 }
1066
1067 static void raise_mmu_exception(CPURISCVState *env, target_ulong address,
1068                                 MMUAccessType access_type, bool pmp_violation,
1069                                 bool first_stage, bool two_stage,
1070                                 bool two_stage_indirect)
1071 {
1072     CPUState *cs = env_cpu(env);
1073     int page_fault_exceptions, vm;
1074     uint64_t stap_mode;
1075
1076     if (riscv_cpu_mxl(env) == MXL_RV32) {
1077         stap_mode = SATP32_MODE;
1078     } else {
1079         stap_mode = SATP64_MODE;
1080     }
1081
1082     if (first_stage) {
1083         vm = get_field(env->satp, stap_mode);
1084     } else {
1085         vm = get_field(env->hgatp, stap_mode);
1086     }
1087
1088     page_fault_exceptions = vm != VM_1_10_MBARE && !pmp_violation;
1089
1090     switch (access_type) {
1091     case MMU_INST_FETCH:
1092         if (env->virt_enabled && !first_stage) {
1093             cs->exception_index = RISCV_EXCP_INST_GUEST_PAGE_FAULT;
1094         } else {
1095             cs->exception_index = page_fault_exceptions ?
1096                 RISCV_EXCP_INST_PAGE_FAULT : RISCV_EXCP_INST_ACCESS_FAULT;
1097         }
1098         break;
1099     case MMU_DATA_LOAD:
1100         if (two_stage && !first_stage) {
1101             cs->exception_index = RISCV_EXCP_LOAD_GUEST_ACCESS_FAULT;
1102         } else {
1103             cs->exception_index = page_fault_exceptions ?
1104                 RISCV_EXCP_LOAD_PAGE_FAULT : RISCV_EXCP_LOAD_ACCESS_FAULT;
1105         }
1106         break;
1107     case MMU_DATA_STORE:
1108         if (two_stage && !first_stage) {
1109             cs->exception_index = RISCV_EXCP_STORE_GUEST_AMO_ACCESS_FAULT;
1110         } else {
1111             cs->exception_index = page_fault_exceptions ?
1112                 RISCV_EXCP_STORE_PAGE_FAULT :
1113                 RISCV_EXCP_STORE_AMO_ACCESS_FAULT;
1114         }
1115         break;
1116     default:
1117         g_assert_not_reached();
1118     }
1119     env->badaddr = address;
1120     env->two_stage_lookup = two_stage;
1121     env->two_stage_indirect_lookup = two_stage_indirect;
1122 }
1123
1124 hwaddr riscv_cpu_get_phys_page_debug(CPUState *cs, vaddr addr)
1125 {
1126     RISCVCPU *cpu = RISCV_CPU(cs);
1127     CPURISCVState *env = &cpu->env;
1128     hwaddr phys_addr;
1129     int prot;
1130     int mmu_idx = cpu_mmu_index(&cpu->env, false);
1131
1132     if (get_physical_address(env, &phys_addr, &prot, addr, NULL, 0, mmu_idx,
1133                              true, env->virt_enabled, true)) {
1134         return -1;
1135     }
1136
1137     if (env->virt_enabled) {
1138         if (get_physical_address(env, &phys_addr, &prot, phys_addr, NULL,
1139                                  0, mmu_idx, false, true, true)) {
1140             return -1;
1141         }
1142     }
1143
1144     return phys_addr & TARGET_PAGE_MASK;
1145 }
1146
1147 void riscv_cpu_do_transaction_failed(CPUState *cs, hwaddr physaddr,
1148                                      vaddr addr, unsigned size,
1149                                      MMUAccessType access_type,
1150                                      int mmu_idx, MemTxAttrs attrs,
1151                                      MemTxResult response, uintptr_t retaddr)
1152 {
1153     RISCVCPU *cpu = RISCV_CPU(cs);
1154     CPURISCVState *env = &cpu->env;
1155
1156     if (access_type == MMU_DATA_STORE) {
1157         cs->exception_index = RISCV_EXCP_STORE_AMO_ACCESS_FAULT;
1158     } else if (access_type == MMU_DATA_LOAD) {
1159         cs->exception_index = RISCV_EXCP_LOAD_ACCESS_FAULT;
1160     } else {
1161         cs->exception_index = RISCV_EXCP_INST_ACCESS_FAULT;
1162     }
1163
1164     env->badaddr = addr;
1165     env->two_stage_lookup = env->virt_enabled || mmuidx_2stage(mmu_idx);
1166     env->two_stage_indirect_lookup = false;
1167     cpu_loop_exit_restore(cs, retaddr);
1168 }
1169
1170 void riscv_cpu_do_unaligned_access(CPUState *cs, vaddr addr,
1171                                    MMUAccessType access_type, int mmu_idx,
1172                                    uintptr_t retaddr)
1173 {
1174     RISCVCPU *cpu = RISCV_CPU(cs);
1175     CPURISCVState *env = &cpu->env;
1176     switch (access_type) {
1177     case MMU_INST_FETCH:
1178         cs->exception_index = RISCV_EXCP_INST_ADDR_MIS;
1179         break;
1180     case MMU_DATA_LOAD:
1181         cs->exception_index = RISCV_EXCP_LOAD_ADDR_MIS;
1182         break;
1183     case MMU_DATA_STORE:
1184         cs->exception_index = RISCV_EXCP_STORE_AMO_ADDR_MIS;
1185         break;
1186     default:
1187         g_assert_not_reached();
1188     }
1189     env->badaddr = addr;
1190     env->two_stage_lookup = env->virt_enabled || mmuidx_2stage(mmu_idx);
1191     env->two_stage_indirect_lookup = false;
1192     cpu_loop_exit_restore(cs, retaddr);
1193 }
1194
1195
1196 static void pmu_tlb_fill_incr_ctr(RISCVCPU *cpu, MMUAccessType access_type)
1197 {
1198     enum riscv_pmu_event_idx pmu_event_type;
1199
1200     switch (access_type) {
1201     case MMU_INST_FETCH:
1202         pmu_event_type = RISCV_PMU_EVENT_CACHE_ITLB_PREFETCH_MISS;
1203         break;
1204     case MMU_DATA_LOAD:
1205         pmu_event_type = RISCV_PMU_EVENT_CACHE_DTLB_READ_MISS;
1206         break;
1207     case MMU_DATA_STORE:
1208         pmu_event_type = RISCV_PMU_EVENT_CACHE_DTLB_WRITE_MISS;
1209         break;
1210     default:
1211         return;
1212     }
1213
1214     riscv_pmu_incr_ctr(cpu, pmu_event_type);
1215 }
1216
1217 bool riscv_cpu_tlb_fill(CPUState *cs, vaddr address, int size,
1218                         MMUAccessType access_type, int mmu_idx,
1219                         bool probe, uintptr_t retaddr)
1220 {
1221     RISCVCPU *cpu = RISCV_CPU(cs);
1222     CPURISCVState *env = &cpu->env;
1223     vaddr im_address;
1224     hwaddr pa = 0;
1225     int prot, prot2, prot_pmp;
1226     bool pmp_violation = false;
1227     bool first_stage_error = true;
1228     bool two_stage_lookup = false;
1229     bool two_stage_indirect_error = false;
1230     int ret = TRANSLATE_FAIL;
1231     int mode = mmu_idx;
1232     /* default TLB page size */
1233     target_ulong tlb_size = TARGET_PAGE_SIZE;
1234
1235     env->guest_phys_fault_addr = 0;
1236
1237     qemu_log_mask(CPU_LOG_MMU, "%s ad %" VADDR_PRIx " rw %d mmu_idx %d\n",
1238                   __func__, address, access_type, mmu_idx);
1239
1240     /*
1241      * MPRV does not affect the virtual-machine load/store
1242      * instructions, HLV, HLVX, and HSV.
1243      */
1244     if (mmuidx_2stage(mmu_idx)) {
1245         ;
1246     } else if (mode == PRV_M && access_type != MMU_INST_FETCH &&
1247                get_field(env->mstatus, MSTATUS_MPRV)) {
1248         mode = get_field(env->mstatus, MSTATUS_MPP);
1249         if (riscv_has_ext(env, RVH) && get_field(env->mstatus, MSTATUS_MPV)) {
1250             two_stage_lookup = true;
1251         }
1252     }
1253
1254     pmu_tlb_fill_incr_ctr(cpu, access_type);
1255     if (env->virt_enabled ||
1256         ((mmuidx_2stage(mmu_idx) || two_stage_lookup) &&
1257          access_type != MMU_INST_FETCH)) {
1258         /* Two stage lookup */
1259         ret = get_physical_address(env, &pa, &prot, address,
1260                                    &env->guest_phys_fault_addr, access_type,
1261                                    mmu_idx, true, true, false);
1262
1263         /*
1264          * A G-stage exception may be triggered during two state lookup.
1265          * And the env->guest_phys_fault_addr has already been set in
1266          * get_physical_address().
1267          */
1268         if (ret == TRANSLATE_G_STAGE_FAIL) {
1269             first_stage_error = false;
1270             two_stage_indirect_error = true;
1271             access_type = MMU_DATA_LOAD;
1272         }
1273
1274         qemu_log_mask(CPU_LOG_MMU,
1275                       "%s 1st-stage address=%" VADDR_PRIx " ret %d physical "
1276                       HWADDR_FMT_plx " prot %d\n",
1277                       __func__, address, ret, pa, prot);
1278
1279         if (ret == TRANSLATE_SUCCESS) {
1280             /* Second stage lookup */
1281             im_address = pa;
1282
1283             ret = get_physical_address(env, &pa, &prot2, im_address, NULL,
1284                                        access_type, mmu_idx, false, true,
1285                                        false);
1286
1287             qemu_log_mask(CPU_LOG_MMU,
1288                           "%s 2nd-stage address=%" VADDR_PRIx
1289                           " ret %d physical "
1290                           HWADDR_FMT_plx " prot %d\n",
1291                           __func__, im_address, ret, pa, prot2);
1292
1293             prot &= prot2;
1294
1295             if (ret == TRANSLATE_SUCCESS) {
1296                 ret = get_physical_address_pmp(env, &prot_pmp, &tlb_size, pa,
1297                                                size, access_type, mode);
1298
1299                 qemu_log_mask(CPU_LOG_MMU,
1300                               "%s PMP address=" HWADDR_FMT_plx " ret %d prot"
1301                               " %d tlb_size " TARGET_FMT_lu "\n",
1302                               __func__, pa, ret, prot_pmp, tlb_size);
1303
1304                 prot &= prot_pmp;
1305             }
1306
1307             if (ret != TRANSLATE_SUCCESS) {
1308                 /*
1309                  * Guest physical address translation failed, this is a HS
1310                  * level exception
1311                  */
1312                 first_stage_error = false;
1313                 env->guest_phys_fault_addr = (im_address |
1314                                               (address &
1315                                                (TARGET_PAGE_SIZE - 1))) >> 2;
1316             }
1317         }
1318     } else {
1319         /* Single stage lookup */
1320         ret = get_physical_address(env, &pa, &prot, address, NULL,
1321                                    access_type, mmu_idx, true, false, false);
1322
1323         qemu_log_mask(CPU_LOG_MMU,
1324                       "%s address=%" VADDR_PRIx " ret %d physical "
1325                       HWADDR_FMT_plx " prot %d\n",
1326                       __func__, address, ret, pa, prot);
1327
1328         if (ret == TRANSLATE_SUCCESS) {
1329             ret = get_physical_address_pmp(env, &prot_pmp, &tlb_size, pa,
1330                                            size, access_type, mode);
1331
1332             qemu_log_mask(CPU_LOG_MMU,
1333                           "%s PMP address=" HWADDR_FMT_plx " ret %d prot"
1334                           " %d tlb_size " TARGET_FMT_lu "\n",
1335                           __func__, pa, ret, prot_pmp, tlb_size);
1336
1337             prot &= prot_pmp;
1338         }
1339     }
1340
1341     if (ret == TRANSLATE_PMP_FAIL) {
1342         pmp_violation = true;
1343     }
1344
1345     if (ret == TRANSLATE_SUCCESS) {
1346         tlb_set_page(cs, address & ~(tlb_size - 1), pa & ~(tlb_size - 1),
1347                      prot, mmu_idx, tlb_size);
1348         return true;
1349     } else if (probe) {
1350         return false;
1351     } else {
1352         raise_mmu_exception(env, address, access_type, pmp_violation,
1353                             first_stage_error,
1354                             env->virt_enabled || mmuidx_2stage(mmu_idx),
1355                             two_stage_indirect_error);
1356         cpu_loop_exit_restore(cs, retaddr);
1357     }
1358
1359     return true;
1360 }
1361
1362 static target_ulong riscv_transformed_insn(CPURISCVState *env,
1363                                            target_ulong insn,
1364                                            target_ulong taddr)
1365 {
1366     target_ulong xinsn = 0;
1367     target_ulong access_rs1 = 0, access_imm = 0, access_size = 0;
1368
1369     /*
1370      * Only Quadrant 0 and Quadrant 2 of RVC instruction space need to
1371      * be uncompressed. The Quadrant 1 of RVC instruction space need
1372      * not be transformed because these instructions won't generate
1373      * any load/store trap.
1374      */
1375
1376     if ((insn & 0x3) != 0x3) {
1377         /* Transform 16bit instruction into 32bit instruction */
1378         switch (GET_C_OP(insn)) {
1379         case OPC_RISC_C_OP_QUAD0: /* Quadrant 0 */
1380             switch (GET_C_FUNC(insn)) {
1381             case OPC_RISC_C_FUNC_FLD_LQ:
1382                 if (riscv_cpu_xlen(env) != 128) { /* C.FLD (RV32/64) */
1383                     xinsn = OPC_RISC_FLD;
1384                     xinsn = SET_RD(xinsn, GET_C_RS2S(insn));
1385                     access_rs1 = GET_C_RS1S(insn);
1386                     access_imm = GET_C_LD_IMM(insn);
1387                     access_size = 8;
1388                 }
1389                 break;
1390             case OPC_RISC_C_FUNC_LW: /* C.LW */
1391                 xinsn = OPC_RISC_LW;
1392                 xinsn = SET_RD(xinsn, GET_C_RS2S(insn));
1393                 access_rs1 = GET_C_RS1S(insn);
1394                 access_imm = GET_C_LW_IMM(insn);
1395                 access_size = 4;
1396                 break;
1397             case OPC_RISC_C_FUNC_FLW_LD:
1398                 if (riscv_cpu_xlen(env) == 32) { /* C.FLW (RV32) */
1399                     xinsn = OPC_RISC_FLW;
1400                     xinsn = SET_RD(xinsn, GET_C_RS2S(insn));
1401                     access_rs1 = GET_C_RS1S(insn);
1402                     access_imm = GET_C_LW_IMM(insn);
1403                     access_size = 4;
1404                 } else { /* C.LD (RV64/RV128) */
1405                     xinsn = OPC_RISC_LD;
1406                     xinsn = SET_RD(xinsn, GET_C_RS2S(insn));
1407                     access_rs1 = GET_C_RS1S(insn);
1408                     access_imm = GET_C_LD_IMM(insn);
1409                     access_size = 8;
1410                 }
1411                 break;
1412             case OPC_RISC_C_FUNC_FSD_SQ:
1413                 if (riscv_cpu_xlen(env) != 128) { /* C.FSD (RV32/64) */
1414                     xinsn = OPC_RISC_FSD;
1415                     xinsn = SET_RS2(xinsn, GET_C_RS2S(insn));
1416                     access_rs1 = GET_C_RS1S(insn);
1417                     access_imm = GET_C_SD_IMM(insn);
1418                     access_size = 8;
1419                 }
1420                 break;
1421             case OPC_RISC_C_FUNC_SW: /* C.SW */
1422                 xinsn = OPC_RISC_SW;
1423                 xinsn = SET_RS2(xinsn, GET_C_RS2S(insn));
1424                 access_rs1 = GET_C_RS1S(insn);
1425                 access_imm = GET_C_SW_IMM(insn);
1426                 access_size = 4;
1427                 break;
1428             case OPC_RISC_C_FUNC_FSW_SD:
1429                 if (riscv_cpu_xlen(env) == 32) { /* C.FSW (RV32) */
1430                     xinsn = OPC_RISC_FSW;
1431                     xinsn = SET_RS2(xinsn, GET_C_RS2S(insn));
1432                     access_rs1 = GET_C_RS1S(insn);
1433                     access_imm = GET_C_SW_IMM(insn);
1434                     access_size = 4;
1435                 } else { /* C.SD (RV64/RV128) */
1436                     xinsn = OPC_RISC_SD;
1437                     xinsn = SET_RS2(xinsn, GET_C_RS2S(insn));
1438                     access_rs1 = GET_C_RS1S(insn);
1439                     access_imm = GET_C_SD_IMM(insn);
1440                     access_size = 8;
1441                 }
1442                 break;
1443             default:
1444                 break;
1445             }
1446             break;
1447         case OPC_RISC_C_OP_QUAD2: /* Quadrant 2 */
1448             switch (GET_C_FUNC(insn)) {
1449             case OPC_RISC_C_FUNC_FLDSP_LQSP:
1450                 if (riscv_cpu_xlen(env) != 128) { /* C.FLDSP (RV32/64) */
1451                     xinsn = OPC_RISC_FLD;
1452                     xinsn = SET_RD(xinsn, GET_C_RD(insn));
1453                     access_rs1 = 2;
1454                     access_imm = GET_C_LDSP_IMM(insn);
1455                     access_size = 8;
1456                 }
1457                 break;
1458             case OPC_RISC_C_FUNC_LWSP: /* C.LWSP */
1459                 xinsn = OPC_RISC_LW;
1460                 xinsn = SET_RD(xinsn, GET_C_RD(insn));
1461                 access_rs1 = 2;
1462                 access_imm = GET_C_LWSP_IMM(insn);
1463                 access_size = 4;
1464                 break;
1465             case OPC_RISC_C_FUNC_FLWSP_LDSP:
1466                 if (riscv_cpu_xlen(env) == 32) { /* C.FLWSP (RV32) */
1467                     xinsn = OPC_RISC_FLW;
1468                     xinsn = SET_RD(xinsn, GET_C_RD(insn));
1469                     access_rs1 = 2;
1470                     access_imm = GET_C_LWSP_IMM(insn);
1471                     access_size = 4;
1472                 } else { /* C.LDSP (RV64/RV128) */
1473                     xinsn = OPC_RISC_LD;
1474                     xinsn = SET_RD(xinsn, GET_C_RD(insn));
1475                     access_rs1 = 2;
1476                     access_imm = GET_C_LDSP_IMM(insn);
1477                     access_size = 8;
1478                 }
1479                 break;
1480             case OPC_RISC_C_FUNC_FSDSP_SQSP:
1481                 if (riscv_cpu_xlen(env) != 128) { /* C.FSDSP (RV32/64) */
1482                     xinsn = OPC_RISC_FSD;
1483                     xinsn = SET_RS2(xinsn, GET_C_RS2(insn));
1484                     access_rs1 = 2;
1485                     access_imm = GET_C_SDSP_IMM(insn);
1486                     access_size = 8;
1487                 }
1488                 break;
1489             case OPC_RISC_C_FUNC_SWSP: /* C.SWSP */
1490                 xinsn = OPC_RISC_SW;
1491                 xinsn = SET_RS2(xinsn, GET_C_RS2(insn));
1492                 access_rs1 = 2;
1493                 access_imm = GET_C_SWSP_IMM(insn);
1494                 access_size = 4;
1495                 break;
1496             case 7:
1497                 if (riscv_cpu_xlen(env) == 32) { /* C.FSWSP (RV32) */
1498                     xinsn = OPC_RISC_FSW;
1499                     xinsn = SET_RS2(xinsn, GET_C_RS2(insn));
1500                     access_rs1 = 2;
1501                     access_imm = GET_C_SWSP_IMM(insn);
1502                     access_size = 4;
1503                 } else { /* C.SDSP (RV64/RV128) */
1504                     xinsn = OPC_RISC_SD;
1505                     xinsn = SET_RS2(xinsn, GET_C_RS2(insn));
1506                     access_rs1 = 2;
1507                     access_imm = GET_C_SDSP_IMM(insn);
1508                     access_size = 8;
1509                 }
1510                 break;
1511             default:
1512                 break;
1513             }
1514             break;
1515         default:
1516             break;
1517         }
1518
1519         /*
1520          * Clear Bit1 of transformed instruction to indicate that
1521          * original insruction was a 16bit instruction
1522          */
1523         xinsn &= ~((target_ulong)0x2);
1524     } else {
1525         /* Transform 32bit (or wider) instructions */
1526         switch (MASK_OP_MAJOR(insn)) {
1527         case OPC_RISC_ATOMIC:
1528             xinsn = insn;
1529             access_rs1 = GET_RS1(insn);
1530             access_size = 1 << GET_FUNCT3(insn);
1531             break;
1532         case OPC_RISC_LOAD:
1533         case OPC_RISC_FP_LOAD:
1534             xinsn = SET_I_IMM(insn, 0);
1535             access_rs1 = GET_RS1(insn);
1536             access_imm = GET_IMM(insn);
1537             access_size = 1 << GET_FUNCT3(insn);
1538             break;
1539         case OPC_RISC_STORE:
1540         case OPC_RISC_FP_STORE:
1541             xinsn = SET_S_IMM(insn, 0);
1542             access_rs1 = GET_RS1(insn);
1543             access_imm = GET_STORE_IMM(insn);
1544             access_size = 1 << GET_FUNCT3(insn);
1545             break;
1546         case OPC_RISC_SYSTEM:
1547             if (MASK_OP_SYSTEM(insn) == OPC_RISC_HLVHSV) {
1548                 xinsn = insn;
1549                 access_rs1 = GET_RS1(insn);
1550                 access_size = 1 << ((GET_FUNCT7(insn) >> 1) & 0x3);
1551                 access_size = 1 << access_size;
1552             }
1553             break;
1554         default:
1555             break;
1556         }
1557     }
1558
1559     if (access_size) {
1560         xinsn = SET_RS1(xinsn, (taddr - (env->gpr[access_rs1] + access_imm)) &
1561                                (access_size - 1));
1562     }
1563
1564     return xinsn;
1565 }
1566 #endif /* !CONFIG_USER_ONLY */
1567
1568 /*
1569  * Handle Traps
1570  *
1571  * Adapted from Spike's processor_t::take_trap.
1572  *
1573  */
1574 void riscv_cpu_do_interrupt(CPUState *cs)
1575 {
1576 #if !defined(CONFIG_USER_ONLY)
1577
1578     RISCVCPU *cpu = RISCV_CPU(cs);
1579     CPURISCVState *env = &cpu->env;
1580     bool write_gva = false;
1581     uint64_t s;
1582
1583     /*
1584      * cs->exception is 32-bits wide unlike mcause which is XLEN-bits wide
1585      * so we mask off the MSB and separate into trap type and cause.
1586      */
1587     bool async = !!(cs->exception_index & RISCV_EXCP_INT_FLAG);
1588     target_ulong cause = cs->exception_index & RISCV_EXCP_INT_MASK;
1589     uint64_t deleg = async ? env->mideleg : env->medeleg;
1590     target_ulong tval = 0;
1591     target_ulong tinst = 0;
1592     target_ulong htval = 0;
1593     target_ulong mtval2 = 0;
1594
1595     if  (cause == RISCV_EXCP_SEMIHOST) {
1596         do_common_semihosting(cs);
1597         env->pc += 4;
1598         return;
1599     }
1600
1601     if (!async) {
1602         /* set tval to badaddr for traps with address information */
1603         switch (cause) {
1604         case RISCV_EXCP_LOAD_GUEST_ACCESS_FAULT:
1605         case RISCV_EXCP_STORE_GUEST_AMO_ACCESS_FAULT:
1606         case RISCV_EXCP_LOAD_ADDR_MIS:
1607         case RISCV_EXCP_STORE_AMO_ADDR_MIS:
1608         case RISCV_EXCP_LOAD_ACCESS_FAULT:
1609         case RISCV_EXCP_STORE_AMO_ACCESS_FAULT:
1610         case RISCV_EXCP_LOAD_PAGE_FAULT:
1611         case RISCV_EXCP_STORE_PAGE_FAULT:
1612             write_gva = env->two_stage_lookup;
1613             tval = env->badaddr;
1614             if (env->two_stage_indirect_lookup) {
1615                 /*
1616                  * special pseudoinstruction for G-stage fault taken while
1617                  * doing VS-stage page table walk.
1618                  */
1619                 tinst = (riscv_cpu_xlen(env) == 32) ? 0x00002000 : 0x00003000;
1620             } else {
1621                 /*
1622                  * The "Addr. Offset" field in transformed instruction is
1623                  * non-zero only for misaligned access.
1624                  */
1625                 tinst = riscv_transformed_insn(env, env->bins, tval);
1626             }
1627             break;
1628         case RISCV_EXCP_INST_GUEST_PAGE_FAULT:
1629         case RISCV_EXCP_INST_ADDR_MIS:
1630         case RISCV_EXCP_INST_ACCESS_FAULT:
1631         case RISCV_EXCP_INST_PAGE_FAULT:
1632             write_gva = env->two_stage_lookup;
1633             tval = env->badaddr;
1634             if (env->two_stage_indirect_lookup) {
1635                 /*
1636                  * special pseudoinstruction for G-stage fault taken while
1637                  * doing VS-stage page table walk.
1638                  */
1639                 tinst = (riscv_cpu_xlen(env) == 32) ? 0x00002000 : 0x00003000;
1640             }
1641             break;
1642         case RISCV_EXCP_ILLEGAL_INST:
1643         case RISCV_EXCP_VIRT_INSTRUCTION_FAULT:
1644             tval = env->bins;
1645             break;
1646         case RISCV_EXCP_BREAKPOINT:
1647             if (cs->watchpoint_hit) {
1648                 tval = cs->watchpoint_hit->hitaddr;
1649                 cs->watchpoint_hit = NULL;
1650             }
1651             break;
1652         default:
1653             break;
1654         }
1655         /* ecall is dispatched as one cause so translate based on mode */
1656         if (cause == RISCV_EXCP_U_ECALL) {
1657             assert(env->priv <= 3);
1658
1659             if (env->priv == PRV_M) {
1660                 cause = RISCV_EXCP_M_ECALL;
1661             } else if (env->priv == PRV_S && env->virt_enabled) {
1662                 cause = RISCV_EXCP_VS_ECALL;
1663             } else if (env->priv == PRV_S && !env->virt_enabled) {
1664                 cause = RISCV_EXCP_S_ECALL;
1665             } else if (env->priv == PRV_U) {
1666                 cause = RISCV_EXCP_U_ECALL;
1667             }
1668         }
1669     }
1670
1671     trace_riscv_trap(env->mhartid, async, cause, env->pc, tval,
1672                      riscv_cpu_get_trap_name(cause, async));
1673
1674     qemu_log_mask(CPU_LOG_INT,
1675                   "%s: hart:"TARGET_FMT_ld", async:%d, cause:"TARGET_FMT_lx", "
1676                   "epc:0x"TARGET_FMT_lx", tval:0x"TARGET_FMT_lx", desc=%s\n",
1677                   __func__, env->mhartid, async, cause, env->pc, tval,
1678                   riscv_cpu_get_trap_name(cause, async));
1679
1680     if (env->priv <= PRV_S &&
1681             cause < TARGET_LONG_BITS && ((deleg >> cause) & 1)) {
1682         /* handle the trap in S-mode */
1683         if (riscv_has_ext(env, RVH)) {
1684             uint64_t hdeleg = async ? env->hideleg : env->hedeleg;
1685
1686             if (env->virt_enabled && ((hdeleg >> cause) & 1)) {
1687                 /* Trap to VS mode */
1688                 /*
1689                  * See if we need to adjust cause. Yes if its VS mode interrupt
1690                  * no if hypervisor has delegated one of hs mode's interrupt
1691                  */
1692                 if (cause == IRQ_VS_TIMER || cause == IRQ_VS_SOFT ||
1693                     cause == IRQ_VS_EXT) {
1694                     cause = cause - 1;
1695                 }
1696                 write_gva = false;
1697             } else if (env->virt_enabled) {
1698                 /* Trap into HS mode, from virt */
1699                 riscv_cpu_swap_hypervisor_regs(env);
1700                 env->hstatus = set_field(env->hstatus, HSTATUS_SPVP,
1701                                          env->priv);
1702                 env->hstatus = set_field(env->hstatus, HSTATUS_SPV, true);
1703
1704                 htval = env->guest_phys_fault_addr;
1705
1706                 riscv_cpu_set_virt_enabled(env, 0);
1707             } else {
1708                 /* Trap into HS mode */
1709                 env->hstatus = set_field(env->hstatus, HSTATUS_SPV, false);
1710                 htval = env->guest_phys_fault_addr;
1711             }
1712             env->hstatus = set_field(env->hstatus, HSTATUS_GVA, write_gva);
1713         }
1714
1715         s = env->mstatus;
1716         s = set_field(s, MSTATUS_SPIE, get_field(s, MSTATUS_SIE));
1717         s = set_field(s, MSTATUS_SPP, env->priv);
1718         s = set_field(s, MSTATUS_SIE, 0);
1719         env->mstatus = s;
1720         env->scause = cause | ((target_ulong)async << (TARGET_LONG_BITS - 1));
1721         env->sepc = env->pc;
1722         env->stval = tval;
1723         env->htval = htval;
1724         env->htinst = tinst;
1725         env->pc = (env->stvec >> 2 << 2) +
1726                   ((async && (env->stvec & 3) == 1) ? cause * 4 : 0);
1727         riscv_cpu_set_mode(env, PRV_S);
1728     } else {
1729         /* handle the trap in M-mode */
1730         if (riscv_has_ext(env, RVH)) {
1731             if (env->virt_enabled) {
1732                 riscv_cpu_swap_hypervisor_regs(env);
1733             }
1734             env->mstatus = set_field(env->mstatus, MSTATUS_MPV,
1735                                      env->virt_enabled);
1736             if (env->virt_enabled && tval) {
1737                 env->mstatus = set_field(env->mstatus, MSTATUS_GVA, 1);
1738             }
1739
1740             mtval2 = env->guest_phys_fault_addr;
1741
1742             /* Trapping to M mode, virt is disabled */
1743             riscv_cpu_set_virt_enabled(env, 0);
1744         }
1745
1746         s = env->mstatus;
1747         s = set_field(s, MSTATUS_MPIE, get_field(s, MSTATUS_MIE));
1748         s = set_field(s, MSTATUS_MPP, env->priv);
1749         s = set_field(s, MSTATUS_MIE, 0);
1750         env->mstatus = s;
1751         env->mcause = cause | ~(((target_ulong)-1) >> async);
1752         env->mepc = env->pc;
1753         env->mtval = tval;
1754         env->mtval2 = mtval2;
1755         env->mtinst = tinst;
1756         env->pc = (env->mtvec >> 2 << 2) +
1757                   ((async && (env->mtvec & 3) == 1) ? cause * 4 : 0);
1758         riscv_cpu_set_mode(env, PRV_M);
1759     }
1760
1761     /*
1762      * NOTE: it is not necessary to yield load reservations here. It is only
1763      * necessary for an SC from "another hart" to cause a load reservation
1764      * to be yielded. Refer to the memory consistency model section of the
1765      * RISC-V ISA Specification.
1766      */
1767
1768     env->two_stage_lookup = false;
1769     env->two_stage_indirect_lookup = false;
1770 #endif
1771     cs->exception_index = RISCV_EXCP_NONE; /* mark handled to qemu */
1772 }