test/CodeGen/Mips/dsp-r1.ll

   1 ; RUN: llc -march=mipsel -mattr=+dsp < %s | FileCheck %s
   2
   3 define i32 @test__builtin_mips_extr_w1(i32 %i0, i32, i64 %a0) nounwind {
   4 entry:
   5 ; CHECK: extr.w
   6
   7   %1 = tail call i32 @llvm.mips.extr.w(i64 %a0, i32 15)
   8   ret i32 %1
   9 }
  10
  11 declare i32 @llvm.mips.extr.w(i64, i32) nounwind
  12
  13 define i32 @test__builtin_mips_extr_w2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
  14 entry:
  15 ; CHECK: extrv.w
  16
  17   %1 = tail call i32 @llvm.mips.extr.w(i64 %a0, i32 %a1)
  18   ret i32 %1
  19 }
  20
  21 define i32 @test__builtin_mips_extr_r_w1(i32 %i0, i32, i64 %a0) nounwind {
  22 entry:
  23 ; CHECK: extr_r.w
  24
  25   %1 = tail call i32 @llvm.mips.extr.r.w(i64 %a0, i32 15)
  26   ret i32 %1
  27 }
  28
  29 declare i32 @llvm.mips.extr.r.w(i64, i32) nounwind
  30
  31 define i32 @test__builtin_mips_extr_s_h1(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
  32 entry:
  33 ; CHECK: extrv_s.h
  34
  35   %1 = tail call i32 @llvm.mips.extr.s.h(i64 %a0, i32 %a1)
  36   ret i32 %1
  37 }
  38
  39 declare i32 @llvm.mips.extr.s.h(i64, i32) nounwind
  40
  41 define i32 @test__builtin_mips_extr_rs_w1(i32 %i0, i32, i64 %a0) nounwind {
  42 entry:
  43 ; CHECK: extr_rs.w
  44
  45   %1 = tail call i32 @llvm.mips.extr.rs.w(i64 %a0, i32 15)
  46   ret i32 %1
  47 }
  48
  49 declare i32 @llvm.mips.extr.rs.w(i64, i32) nounwind
  50
  51 define i32 @test__builtin_mips_extr_rs_w2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
  52 entry:
  53 ; CHECK: extrv_rs.w
  54
  55   %1 = tail call i32 @llvm.mips.extr.rs.w(i64 %a0, i32 %a1)
  56   ret i32 %1
  57 }
  58
  59 define i32 @test__builtin_mips_extr_s_h2(i32 %i0, i32, i64 %a0) nounwind {
  60 entry:
  61 ; CHECK: extr_s.h
  62
  63   %1 = tail call i32 @llvm.mips.extr.s.h(i64 %a0, i32 15)
  64   ret i32 %1
  65 }
  66
  67 define i32 @test__builtin_mips_extr_r_w2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
  68 entry:
  69 ; CHECK: extrv_r.w
  70
  71   %1 = tail call i32 @llvm.mips.extr.r.w(i64 %a0, i32 %a1)
  72   ret i32 %1
  73 }
  74
  75 define i32 @test__builtin_mips_extp1(i32 %i0, i32, i64 %a0) nounwind {
  76 entry:
  77 ; CHECK: extp
  78
  79   %1 = tail call i32 @llvm.mips.extp(i64 %a0, i32 15)
  80   ret i32 %1
  81 }
  82
  83 declare i32 @llvm.mips.extp(i64, i32) nounwind
  84
  85 define i32 @test__builtin_mips_extp2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
  86 entry:
  87 ; CHECK: extpv
  88
  89   %1 = tail call i32 @llvm.mips.extp(i64 %a0, i32 %a1)
  90   ret i32 %1
  91 }
  92
  93 define i32 @test__builtin_mips_extpdp1(i32 %i0, i32, i64 %a0) nounwind {
  94 entry:
  95 ; CHECK: extpdp
  96
  97   %1 = tail call i32 @llvm.mips.extpdp(i64 %a0, i32 15)
  98   ret i32 %1
  99 }
 100
 101 declare i32 @llvm.mips.extpdp(i64, i32) nounwind
 102
 103 define i32 @test__builtin_mips_extpdp2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
 104 entry:
 105 ; CHECK: extpdpv
 106
 107   %1 = tail call i32 @llvm.mips.extpdp(i64 %a0, i32 %a1)
 108   ret i32 %1
 109 }
 110
 111 define i64 @test__builtin_mips_dpau_h_qbl1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind readnone {
 112 entry:
 113 ; CHECK: dpau.h.qbl
 114
 115   %1 = bitcast i32 %a1.coerce to <4 x i8>
 116   %2 = bitcast i32 %a2.coerce to <4 x i8>
 117   %3 = tail call i64 @llvm.mips.dpau.h.qbl(i64 %a0, <4 x i8> %1, <4 x i8> %2)
 118   ret i64 %3
 119 }
 120
 121 declare i64 @llvm.mips.dpau.h.qbl(i64, <4 x i8>, <4 x i8>) nounwind readnone
 122
 123 define i64 @test__builtin_mips_dpau_h_qbr1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind readnone {
 124 entry:
 125 ; CHECK: dpau.h.qbr
 126
 127   %1 = bitcast i32 %a1.coerce to <4 x i8>
 128   %2 = bitcast i32 %a2.coerce to <4 x i8>
 129   %3 = tail call i64 @llvm.mips.dpau.h.qbr(i64 %a0, <4 x i8> %1, <4 x i8> %2)
 130   ret i64 %3
 131 }
 132
 133 declare i64 @llvm.mips.dpau.h.qbr(i64, <4 x i8>, <4 x i8>) nounwind readnone
 134
 135 define i64 @test__builtin_mips_dpsu_h_qbl1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind readnone {
 136 entry:
 137 ; CHECK: dpsu.h.qbl
 138
 139   %1 = bitcast i32 %a1.coerce to <4 x i8>
 140   %2 = bitcast i32 %a2.coerce to <4 x i8>
 141   %3 = tail call i64 @llvm.mips.dpsu.h.qbl(i64 %a0, <4 x i8> %1, <4 x i8> %2)
 142   ret i64 %3
 143 }
 144
 145 declare i64 @llvm.mips.dpsu.h.qbl(i64, <4 x i8>, <4 x i8>) nounwind readnone
 146
 147 define i64 @test__builtin_mips_dpsu_h_qbr1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind readnone {
 148 entry:
 149 ; CHECK: dpsu.h.qbr
 150
 151   %1 = bitcast i32 %a1.coerce to <4 x i8>
 152   %2 = bitcast i32 %a2.coerce to <4 x i8>
 153   %3 = tail call i64 @llvm.mips.dpsu.h.qbr(i64 %a0, <4 x i8> %1, <4 x i8> %2)
 154   ret i64 %3
 155 }
 156
 157 declare i64 @llvm.mips.dpsu.h.qbr(i64, <4 x i8>, <4 x i8>) nounwind readnone
 158
 159 define i64 @test__builtin_mips_dpaq_s_w_ph1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 160 entry:
 161 ; CHECK: dpaq_s.w.ph
 162
 163   %1 = bitcast i32 %a1.coerce to <2 x i16>
 164   %2 = bitcast i32 %a2.coerce to <2 x i16>
 165   %3 = tail call i64 @llvm.mips.dpaq.s.w.ph(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 166   ret i64 %3
 167 }
 168
 169 declare i64 @llvm.mips.dpaq.s.w.ph(i64, <2 x i16>, <2 x i16>) nounwind
 170
 171 define i64 @test__builtin_mips_dpaq_sa_l_w1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind {
 172 entry:
 173 ; CHECK: dpaq_sa.l.w
 174
 175   %1 = tail call i64 @llvm.mips.dpaq.sa.l.w(i64 %a0, i32 %a1, i32 %a2)
 176   ret i64 %1
 177 }
 178
 179 declare i64 @llvm.mips.dpaq.sa.l.w(i64, i32, i32) nounwind
 180
 181 define i64 @test__builtin_mips_dpsq_s_w_ph1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 182 entry:
 183 ; CHECK: dpsq_s.w.ph
 184
 185   %1 = bitcast i32 %a1.coerce to <2 x i16>
 186   %2 = bitcast i32 %a2.coerce to <2 x i16>
 187   %3 = tail call i64 @llvm.mips.dpsq.s.w.ph(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 188   ret i64 %3
 189 }
 190
 191 declare i64 @llvm.mips.dpsq.s.w.ph(i64, <2 x i16>, <2 x i16>) nounwind
 192
 193 define i64 @test__builtin_mips_dpsq_sa_l_w1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind {
 194 entry:
 195 ; CHECK: dpsq_sa.l.w
 196
 197   %1 = tail call i64 @llvm.mips.dpsq.sa.l.w(i64 %a0, i32 %a1, i32 %a2)
 198   ret i64 %1
 199 }
 200
 201 declare i64 @llvm.mips.dpsq.sa.l.w(i64, i32, i32) nounwind
 202
 203 define i64 @test__builtin_mips_mulsaq_s_w_ph1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 204 entry:
 205 ; CHECK: mulsaq_s.w.ph
 206
 207   %1 = bitcast i32 %a1.coerce to <2 x i16>
 208   %2 = bitcast i32 %a2.coerce to <2 x i16>
 209   %3 = tail call i64 @llvm.mips.mulsaq.s.w.ph(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 210   ret i64 %3
 211 }
 212
 213 declare i64 @llvm.mips.mulsaq.s.w.ph(i64, <2 x i16>, <2 x i16>) nounwind
 214
 215 define i64 @test__builtin_mips_maq_s_w_phl1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 216 entry:
 217 ; CHECK: maq_s.w.phl
 218
 219   %1 = bitcast i32 %a1.coerce to <2 x i16>
 220   %2 = bitcast i32 %a2.coerce to <2 x i16>
 221   %3 = tail call i64 @llvm.mips.maq.s.w.phl(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 222   ret i64 %3
 223 }
 224
 225 declare i64 @llvm.mips.maq.s.w.phl(i64, <2 x i16>, <2 x i16>) nounwind
 226
 227 define i64 @test__builtin_mips_maq_s_w_phr1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 228 entry:
 229 ; CHECK: maq_s.w.phr
 230
 231   %1 = bitcast i32 %a1.coerce to <2 x i16>
 232   %2 = bitcast i32 %a2.coerce to <2 x i16>
 233   %3 = tail call i64 @llvm.mips.maq.s.w.phr(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 234   ret i64 %3
 235 }
 236
 237 declare i64 @llvm.mips.maq.s.w.phr(i64, <2 x i16>, <2 x i16>) nounwind
 238
 239 define i64 @test__builtin_mips_maq_sa_w_phl1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 240 entry:
 241 ; CHECK: maq_sa.w.phl
 242
 243   %1 = bitcast i32 %a1.coerce to <2 x i16>
 244   %2 = bitcast i32 %a2.coerce to <2 x i16>
 245   %3 = tail call i64 @llvm.mips.maq.sa.w.phl(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 246   ret i64 %3
 247 }
 248
 249 declare i64 @llvm.mips.maq.sa.w.phl(i64, <2 x i16>, <2 x i16>) nounwind
 250
 251 define i64 @test__builtin_mips_maq_sa_w_phr1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 252 entry:
 253 ; CHECK: maq_sa.w.phr
 254
 255   %1 = bitcast i32 %a1.coerce to <2 x i16>
 256   %2 = bitcast i32 %a2.coerce to <2 x i16>
 257   %3 = tail call i64 @llvm.mips.maq.sa.w.phr(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 258   ret i64 %3
 259 }
 260
 261 declare i64 @llvm.mips.maq.sa.w.phr(i64, <2 x i16>, <2 x i16>) nounwind
 262
 263 define i64 @test__builtin_mips_shilo1(i32 %i0, i32, i64 %a0) nounwind readnone {
 264 entry:
 265 ; CHECK: shilo
 266
 267   %1 = tail call i64 @llvm.mips.shilo(i64 %a0, i32 0)
 268   ret i64 %1
 269 }
 270
 271 declare i64 @llvm.mips.shilo(i64, i32) nounwind readnone
 272
 273 define i64 @test__builtin_mips_shilo2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind readnone {
 274 entry:
 275 ; CHECK: shilov
 276
 277   %1 = tail call i64 @llvm.mips.shilo(i64 %a0, i32 %a1)
 278   ret i64 %1
 279 }
 280
 281 define i64 @test__builtin_mips_mthlip1(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
 282 entry:
 283 ; CHECK: mthlip
 284
 285   %1 = tail call i64 @llvm.mips.mthlip(i64 %a0, i32 %a1)
 286   ret i64 %1
 287 }
 288
 289 declare i64 @llvm.mips.mthlip(i64, i32) nounwind
 290
 291 define i32 @test__builtin_mips_bposge321(i32 %i0) nounwind readonly {
 292 entry:
 293 ; CHECK: bposge32
 294
 295   %0 = tail call i32 @llvm.mips.bposge32()
 296   ret i32 %0
 297 }
 298
 299 declare i32 @llvm.mips.bposge32() nounwind readonly
 300
 301 define i64 @test__builtin_mips_madd1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind readnone {
 302 entry:
 303 ; CHECK: madd
 304
 305   %1 = tail call i64 @llvm.mips.madd(i64 %a0, i32 %a1, i32 %a2)
 306   ret i64 %1
 307 }
 308
 309 declare i64 @llvm.mips.madd(i64, i32, i32) nounwind readnone
 310
 311 define i64 @test__builtin_mips_maddu1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind readnone {
 312 entry:
 313 ; CHECK: maddu
 314
 315   %1 = tail call i64 @llvm.mips.maddu(i64 %a0, i32 %a1, i32 %a2)
 316   ret i64 %1
 317 }
 318
 319 declare i64 @llvm.mips.maddu(i64, i32, i32) nounwind readnone
 320
 321 define i64 @test__builtin_mips_msub1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind readnone {
 322 entry:
 323 ; CHECK: msub
 324
 325   %1 = tail call i64 @llvm.mips.msub(i64 %a0, i32 %a1, i32 %a2)
 326   ret i64 %1
 327 }
 328
 329 declare i64 @llvm.mips.msub(i64, i32, i32) nounwind readnone
 330
 331 define i64 @test__builtin_mips_msubu1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind readnone {
 332 entry:
 333 ; CHECK: msubu
 334
 335   %1 = tail call i64 @llvm.mips.msubu(i64 %a0, i32 %a1, i32 %a2)
 336   ret i64 %1
 337 }
 338
 339 declare i64 @llvm.mips.msubu(i64, i32, i32) nounwind readnone
 340
 341 define i64 @test__builtin_mips_mult1(i32 %i0, i32 %a0, i32 %a1) nounwind readnone {
 342 entry:
 343 ; CHECK: mult
 344
 345   %0 = tail call i64 @llvm.mips.mult(i32 %a0, i32 %a1)
 346   ret i64 %0
 347 }
 348
 349 declare i64 @llvm.mips.mult(i32, i32) nounwind readnone
 350
 351 define i64 @test__builtin_mips_multu1(i32 %i0, i32 %a0, i32 %a1) nounwind readnone {
 352 entry:
 353 ; CHECK: multu
 354
 355   %0 = tail call i64 @llvm.mips.multu(i32 %a0, i32 %a1)
 356   ret i64 %0
 357 }
 358
 359 declare i64 @llvm.mips.multu(i32, i32) nounwind readnone
 360
 361 define { i32 } @test__builtin_mips_addq_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 362 entry:
 363 ; CHECK: addq.ph
 364
 365   %0 = bitcast i32 %a0.coerce to <2 x i16>
 366   %1 = bitcast i32 %a1.coerce to <2 x i16>
 367   %2 = tail call <2 x i16> @llvm.mips.addq.ph(<2 x i16> %0, <2 x i16> %1)
 368   %3 = bitcast <2 x i16> %2 to i32
 369   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 370   ret { i32 } %.fca.0.insert
 371 }
 372
 373 declare <2 x i16> @llvm.mips.addq.ph(<2 x i16>, <2 x i16>) nounwind
 374
 375 define { i32 } @test__builtin_mips_addq_s_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 376 entry:
 377 ; CHECK: addq_s.ph
 378
 379   %0 = bitcast i32 %a0.coerce to <2 x i16>
 380   %1 = bitcast i32 %a1.coerce to <2 x i16>
 381   %2 = tail call <2 x i16> @llvm.mips.addq.s.ph(<2 x i16> %0, <2 x i16> %1)
 382   %3 = bitcast <2 x i16> %2 to i32
 383   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 384   ret { i32 } %.fca.0.insert
 385 }
 386
 387 declare <2 x i16> @llvm.mips.addq.s.ph(<2 x i16>, <2 x i16>) nounwind
 388
 389 define i32 @test__builtin_mips_addq_s_w1(i32 %i0, i32 %a0, i32 %a1) nounwind {
 390 entry:
 391 ; CHECK: addq_s.w
 392
 393   %0 = tail call i32 @llvm.mips.addq.s.w(i32 %a0, i32 %a1)
 394   ret i32 %0
 395 }
 396
 397 declare i32 @llvm.mips.addq.s.w(i32, i32) nounwind
 398
 399 define { i32 } @test__builtin_mips_addu_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 400 entry:
 401 ; CHECK: addu.qb
 402
 403   %0 = bitcast i32 %a0.coerce to <4 x i8>
 404   %1 = bitcast i32 %a1.coerce to <4 x i8>
 405   %2 = tail call <4 x i8> @llvm.mips.addu.qb(<4 x i8> %0, <4 x i8> %1)
 406   %3 = bitcast <4 x i8> %2 to i32
 407   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 408   ret { i32 } %.fca.0.insert
 409 }
 410
 411 declare <4 x i8> @llvm.mips.addu.qb(<4 x i8>, <4 x i8>) nounwind
 412
 413 define { i32 } @test__builtin_mips_addu_s_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 414 entry:
 415 ; CHECK: addu_s.qb
 416
 417   %0 = bitcast i32 %a0.coerce to <4 x i8>
 418   %1 = bitcast i32 %a1.coerce to <4 x i8>
 419   %2 = tail call <4 x i8> @llvm.mips.addu.s.qb(<4 x i8> %0, <4 x i8> %1)
 420   %3 = bitcast <4 x i8> %2 to i32
 421   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 422   ret { i32 } %.fca.0.insert
 423 }
 424
 425 declare <4 x i8> @llvm.mips.addu.s.qb(<4 x i8>, <4 x i8>) nounwind
 426
 427 define { i32 } @test__builtin_mips_subq_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 428 entry:
 429 ; CHECK: subq.ph
 430
 431   %0 = bitcast i32 %a0.coerce to <2 x i16>
 432   %1 = bitcast i32 %a1.coerce to <2 x i16>
 433   %2 = tail call <2 x i16> @llvm.mips.subq.ph(<2 x i16> %0, <2 x i16> %1)
 434   %3 = bitcast <2 x i16> %2 to i32
 435   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 436   ret { i32 } %.fca.0.insert
 437 }
 438
 439 declare <2 x i16> @llvm.mips.subq.ph(<2 x i16>, <2 x i16>) nounwind
 440
 441 define { i32 } @test__builtin_mips_subq_s_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 442 entry:
 443 ; CHECK: subq_s.ph
 444
 445   %0 = bitcast i32 %a0.coerce to <2 x i16>
 446   %1 = bitcast i32 %a1.coerce to <2 x i16>
 447   %2 = tail call <2 x i16> @llvm.mips.subq.s.ph(<2 x i16> %0, <2 x i16> %1)
 448   %3 = bitcast <2 x i16> %2 to i32
 449   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 450   ret { i32 } %.fca.0.insert
 451 }
 452
 453 declare <2 x i16> @llvm.mips.subq.s.ph(<2 x i16>, <2 x i16>) nounwind
 454
 455 define i32 @test__builtin_mips_subq_s_w1(i32 %i0, i32 %a0, i32 %a1) nounwind {
 456 entry:
 457 ; CHECK: subq_s.w
 458
 459   %0 = tail call i32 @llvm.mips.subq.s.w(i32 %a0, i32 %a1)
 460   ret i32 %0
 461 }
 462
 463 declare i32 @llvm.mips.subq.s.w(i32, i32) nounwind
 464
 465 define { i32 } @test__builtin_mips_subu_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 466 entry:
 467 ; CHECK: subu.qb
 468
 469   %0 = bitcast i32 %a0.coerce to <4 x i8>
 470   %1 = bitcast i32 %a1.coerce to <4 x i8>
 471   %2 = tail call <4 x i8> @llvm.mips.subu.qb(<4 x i8> %0, <4 x i8> %1)
 472   %3 = bitcast <4 x i8> %2 to i32
 473   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 474   ret { i32 } %.fca.0.insert
 475 }
 476
 477 declare <4 x i8> @llvm.mips.subu.qb(<4 x i8>, <4 x i8>) nounwind
 478
 479 define { i32 } @test__builtin_mips_subu_s_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 480 entry:
 481 ; CHECK: subu_s.qb
 482
 483   %0 = bitcast i32 %a0.coerce to <4 x i8>
 484   %1 = bitcast i32 %a1.coerce to <4 x i8>
 485   %2 = tail call <4 x i8> @llvm.mips.subu.s.qb(<4 x i8> %0, <4 x i8> %1)
 486   %3 = bitcast <4 x i8> %2 to i32
 487   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 488   ret { i32 } %.fca.0.insert
 489 }
 490
 491 declare <4 x i8> @llvm.mips.subu.s.qb(<4 x i8>, <4 x i8>) nounwind
 492
 493 define i32 @test__builtin_mips_addsc1(i32 %i0, i32 %a0, i32 %a1) nounwind {
 494 entry:
 495 ; CHECK: addsc
 496
 497   %0 = tail call i32 @llvm.mips.addsc(i32 %a0, i32 %a1)
 498   ret i32 %0
 499 }
 500
 501 declare i32 @llvm.mips.addsc(i32, i32) nounwind
 502
 503 define i32 @test__builtin_mips_addwc1(i32 %i0, i32 %a0, i32 %a1) nounwind {
 504 entry:
 505 ; CHECK: addwc
 506
 507   %0 = tail call i32 @llvm.mips.addwc(i32 %a0, i32 %a1)
 508   ret i32 %0
 509 }
 510
 511 declare i32 @llvm.mips.addwc(i32, i32) nounwind
 512
 513 define i32 @test__builtin_mips_modsub1(i32 %i0, i32 %a0, i32 %a1) nounwind readnone {
 514 entry:
 515 ; CHECK: modsub
 516
 517   %0 = tail call i32 @llvm.mips.modsub(i32 %a0, i32 %a1)
 518   ret i32 %0
 519 }
 520
 521 declare i32 @llvm.mips.modsub(i32, i32) nounwind readnone
 522
 523 define i32 @test__builtin_mips_raddu_w_qb1(i32 %i0, i32 %a0.coerce) nounwind readnone {
 524 entry:
 525 ; CHECK: raddu.w.qb
 526
 527   %0 = bitcast i32 %a0.coerce to <4 x i8>
 528   %1 = tail call i32 @llvm.mips.raddu.w.qb(<4 x i8> %0)
 529   ret i32 %1
 530 }
 531
 532 declare i32 @llvm.mips.raddu.w.qb(<4 x i8>) nounwind readnone
 533
 534 define { i32 } @test__builtin_mips_muleu_s_ph_qbl1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 535 entry:
 536 ; CHECK: muleu_s.ph.qbl
 537
 538   %0 = bitcast i32 %a0.coerce to <4 x i8>
 539   %1 = bitcast i32 %a1.coerce to <2 x i16>
 540   %2 = tail call <2 x i16> @llvm.mips.muleu.s.ph.qbl(<4 x i8> %0, <2 x i16> %1)
 541   %3 = bitcast <2 x i16> %2 to i32
 542   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 543   ret { i32 } %.fca.0.insert
 544 }
 545
 546 declare <2 x i16> @llvm.mips.muleu.s.ph.qbl(<4 x i8>, <2 x i16>) nounwind
 547
 548 define { i32 } @test__builtin_mips_muleu_s_ph_qbr1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 549 entry:
 550 ; CHECK: muleu_s.ph.qbr
 551
 552   %0 = bitcast i32 %a0.coerce to <4 x i8>
 553   %1 = bitcast i32 %a1.coerce to <2 x i16>
 554   %2 = tail call <2 x i16> @llvm.mips.muleu.s.ph.qbr(<4 x i8> %0, <2 x i16> %1)
 555   %3 = bitcast <2 x i16> %2 to i32
 556   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 557   ret { i32 } %.fca.0.insert
 558 }
 559
 560 declare <2 x i16> @llvm.mips.muleu.s.ph.qbr(<4 x i8>, <2 x i16>) nounwind
 561
 562 define { i32 } @test__builtin_mips_mulq_rs_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 563 entry:
 564 ; CHECK: mulq_rs.ph
 565
 566   %0 = bitcast i32 %a0.coerce to <2 x i16>
 567   %1 = bitcast i32 %a1.coerce to <2 x i16>
 568   %2 = tail call <2 x i16> @llvm.mips.mulq.rs.ph(<2 x i16> %0, <2 x i16> %1)
 569   %3 = bitcast <2 x i16> %2 to i32
 570   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 571   ret { i32 } %.fca.0.insert
 572 }
 573
 574 declare <2 x i16> @llvm.mips.mulq.rs.ph(<2 x i16>, <2 x i16>) nounwind
 575
 576 define i32 @test__builtin_mips_muleq_s_w_phl1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 577 entry:
 578 ; CHECK: muleq_s.w.phl
 579
 580   %0 = bitcast i32 %a0.coerce to <2 x i16>
 581   %1 = bitcast i32 %a1.coerce to <2 x i16>
 582   %2 = tail call i32 @llvm.mips.muleq.s.w.phl(<2 x i16> %0, <2 x i16> %1)
 583   ret i32 %2
 584 }
 585
 586 declare i32 @llvm.mips.muleq.s.w.phl(<2 x i16>, <2 x i16>) nounwind
 587
 588 define i32 @test__builtin_mips_muleq_s_w_phr1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 589 entry:
 590 ; CHECK: muleq_s.w.phr
 591
 592   %0 = bitcast i32 %a0.coerce to <2 x i16>
 593   %1 = bitcast i32 %a1.coerce to <2 x i16>
 594   %2 = tail call i32 @llvm.mips.muleq.s.w.phr(<2 x i16> %0, <2 x i16> %1)
 595   ret i32 %2
 596 }
 597
 598 declare i32 @llvm.mips.muleq.s.w.phr(<2 x i16>, <2 x i16>) nounwind
 599
 600 define { i32 } @test__builtin_mips_precrq_qb_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind readnone {
 601 entry:
 602 ; CHECK: precrq.qb.ph
 603
 604   %0 = bitcast i32 %a0.coerce to <2 x i16>
 605   %1 = bitcast i32 %a1.coerce to <2 x i16>
 606   %2 = tail call <4 x i8> @llvm.mips.precrq.qb.ph(<2 x i16> %0, <2 x i16> %1)
 607   %3 = bitcast <4 x i8> %2 to i32
 608   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 609   ret { i32 } %.fca.0.insert
 610 }
 611
 612 declare <4 x i8> @llvm.mips.precrq.qb.ph(<2 x i16>, <2 x i16>) nounwind readnone
 613
 614 define { i32 } @test__builtin_mips_precrq_ph_w1(i32 %i0, i32 %a0, i32 %a1) nounwind readnone {
 615 entry:
 616 ; CHECK: precrq.ph.w
 617
 618   %0 = tail call <2 x i16> @llvm.mips.precrq.ph.w(i32 %a0, i32 %a1)
 619   %1 = bitcast <2 x i16> %0 to i32
 620   %.fca.0.insert = insertvalue { i32 } undef, i32 %1, 0
 621   ret { i32 } %.fca.0.insert
 622 }
 623
 624 declare <2 x i16> @llvm.mips.precrq.ph.w(i32, i32) nounwind readnone
 625
 626 define { i32 } @test__builtin_mips_precrq_rs_ph_w1(i32 %i0, i32 %a0, i32 %a1) nounwind {
 627 entry:
 628 ; CHECK: precrq_rs.ph.w
 629
 630   %0 = tail call <2 x i16> @llvm.mips.precrq.rs.ph.w(i32 %a0, i32 %a1)
 631   %1 = bitcast <2 x i16> %0 to i32
 632   %.fca.0.insert = insertvalue { i32 } undef, i32 %1, 0
 633   ret { i32 } %.fca.0.insert
 634 }
 635
 636 declare <2 x i16> @llvm.mips.precrq.rs.ph.w(i32, i32) nounwind
 637
 638 define { i32 } @test__builtin_mips_precrqu_s_qb_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 639 entry:
 640 ; CHECK: precrqu_s.qb.ph
 641
 642   %0 = bitcast i32 %a0.coerce to <2 x i16>
 643   %1 = bitcast i32 %a1.coerce to <2 x i16>
 644   %2 = tail call <4 x i8> @llvm.mips.precrqu.s.qb.ph(<2 x i16> %0, <2 x i16> %1)
 645   %3 = bitcast <4 x i8> %2 to i32
 646   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 647   ret { i32 } %.fca.0.insert
 648 }
 649
 650 declare <4 x i8> @llvm.mips.precrqu.s.qb.ph(<2 x i16>, <2 x i16>) nounwind
 651
 652
 653 define i32 @test__builtin_mips_cmpu_eq_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 654 entry:
 655 ; CHECK: cmpu.eq.qb
 656
 657   %0 = bitcast i32 %a0.coerce to <4 x i8>
 658   %1 = bitcast i32 %a1.coerce to <4 x i8>
 659   tail call void @llvm.mips.cmpu.eq.qb(<4 x i8> %0, <4 x i8> %1)
 660   %2 = tail call i32 @llvm.mips.rddsp(i32 31)
 661   ret i32 %2
 662 }
 663
 664 declare void @llvm.mips.cmpu.eq.qb(<4 x i8>, <4 x i8>) nounwind
 665
 666 declare i32 @llvm.mips.rddsp(i32) nounwind readonly
 667
 668 define i32 @test__builtin_mips_cmpu_lt_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 669 entry:
 670 ; CHECK: cmpu.lt.qb
 671
 672   %0 = bitcast i32 %a0.coerce to <4 x i8>
 673   %1 = bitcast i32 %a1.coerce to <4 x i8>
 674   tail call void @llvm.mips.cmpu.lt.qb(<4 x i8> %0, <4 x i8> %1)
 675   %2 = tail call i32 @llvm.mips.rddsp(i32 31)
 676   ret i32 %2
 677 }
 678
 679 declare void @llvm.mips.cmpu.lt.qb(<4 x i8>, <4 x i8>) nounwind
 680
 681 define i32 @test__builtin_mips_cmpu_le_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 682 entry:
 683 ; CHECK: cmpu.le.qb
 684
 685   %0 = bitcast i32 %a0.coerce to <4 x i8>
 686   %1 = bitcast i32 %a1.coerce to <4 x i8>
 687   tail call void @llvm.mips.cmpu.le.qb(<4 x i8> %0, <4 x i8> %1)
 688   %2 = tail call i32 @llvm.mips.rddsp(i32 31)
 689   ret i32 %2
 690 }
 691
 692 declare void @llvm.mips.cmpu.le.qb(<4 x i8>, <4 x i8>) nounwind
 693
 694 define i32 @test__builtin_mips_cmpgu_eq_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 695 entry:
 696 ; CHECK: cmpgu.eq.qb
 697
 698   %0 = bitcast i32 %a0.coerce to <4 x i8>
 699   %1 = bitcast i32 %a1.coerce to <4 x i8>
 700   %2 = tail call i32 @llvm.mips.cmpgu.eq.qb(<4 x i8> %0, <4 x i8> %1)
 701   ret i32 %2
 702 }
 703
 704 declare i32 @llvm.mips.cmpgu.eq.qb(<4 x i8>, <4 x i8>) nounwind
 705
 706 define i32 @test__builtin_mips_cmpgu_lt_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 707 entry:
 708 ; CHECK: cmpgu.lt.qb
 709
 710   %0 = bitcast i32 %a0.coerce to <4 x i8>
 711   %1 = bitcast i32 %a1.coerce to <4 x i8>
 712   %2 = tail call i32 @llvm.mips.cmpgu.lt.qb(<4 x i8> %0, <4 x i8> %1)
 713   ret i32 %2
 714 }
 715
 716 declare i32 @llvm.mips.cmpgu.lt.qb(<4 x i8>, <4 x i8>) nounwind
 717
 718 define i32 @test__builtin_mips_cmpgu_le_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 719 entry:
 720 ; CHECK: cmpgu.le.qb
 721
 722   %0 = bitcast i32 %a0.coerce to <4 x i8>
 723   %1 = bitcast i32 %a1.coerce to <4 x i8>
 724   %2 = tail call i32 @llvm.mips.cmpgu.le.qb(<4 x i8> %0, <4 x i8> %1)
 725   ret i32 %2
 726 }
 727
 728 declare i32 @llvm.mips.cmpgu.le.qb(<4 x i8>, <4 x i8>) nounwind
 729
 730 define i32 @test__builtin_mips_cmp_eq_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 731 entry:
 732 ; CHECK: cmp.eq.ph
 733
 734   %0 = bitcast i32 %a0.coerce to <2 x i16>
 735   %1 = bitcast i32 %a1.coerce to <2 x i16>
 736   tail call void @llvm.mips.cmp.eq.ph(<2 x i16> %0, <2 x i16> %1)
 737   %2 = tail call i32 @llvm.mips.rddsp(i32 31)
 738   ret i32 %2
 739 }
 740
 741 declare void @llvm.mips.cmp.eq.ph(<2 x i16>, <2 x i16>) nounwind
 742
 743 define i32 @test__builtin_mips_cmp_lt_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 744 entry:
 745 ; CHECK: cmp.lt.ph
 746
 747   %0 = bitcast i32 %a0.coerce to <2 x i16>
 748   %1 = bitcast i32 %a1.coerce to <2 x i16>
 749   tail call void @llvm.mips.cmp.lt.ph(<2 x i16> %0, <2 x i16> %1)
 750   %2 = tail call i32 @llvm.mips.rddsp(i32 31)
 751   ret i32 %2
 752 }
 753
 754 declare void @llvm.mips.cmp.lt.ph(<2 x i16>, <2 x i16>) nounwind
 755
 756 define i32 @test__builtin_mips_cmp_le_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind {
 757 entry:
 758 ; CHECK: cmp.le.ph
 759
 760   %0 = bitcast i32 %a0.coerce to <2 x i16>
 761   %1 = bitcast i32 %a1.coerce to <2 x i16>
 762   tail call void @llvm.mips.cmp.le.ph(<2 x i16> %0, <2 x i16> %1)
 763   %2 = tail call i32 @llvm.mips.rddsp(i32 31)
 764   ret i32 %2
 765 }
 766
 767 declare void @llvm.mips.cmp.le.ph(<2 x i16>, <2 x i16>) nounwind
 768
 769 define { i32 } @test__builtin_mips_pick_qb1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind readonly {
 770 entry:
 771 ; CHECK: pick.qb
 772
 773   %0 = bitcast i32 %a0.coerce to <4 x i8>
 774   %1 = bitcast i32 %a1.coerce to <4 x i8>
 775   %2 = tail call <4 x i8> @llvm.mips.pick.qb(<4 x i8> %0, <4 x i8> %1)
 776   %3 = bitcast <4 x i8> %2 to i32
 777   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 778   ret { i32 } %.fca.0.insert
 779 }
 780
 781 declare <4 x i8> @llvm.mips.pick.qb(<4 x i8>, <4 x i8>) nounwind readonly
 782
 783 define { i32 } @test__builtin_mips_pick_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind readonly {
 784 entry:
 785 ; CHECK: pick.ph
 786
 787   %0 = bitcast i32 %a0.coerce to <2 x i16>
 788   %1 = bitcast i32 %a1.coerce to <2 x i16>
 789   %2 = tail call <2 x i16> @llvm.mips.pick.ph(<2 x i16> %0, <2 x i16> %1)
 790   %3 = bitcast <2 x i16> %2 to i32
 791   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 792   ret { i32 } %.fca.0.insert
 793 }
 794
 795 declare <2 x i16> @llvm.mips.pick.ph(<2 x i16>, <2 x i16>) nounwind readonly
 796
 797 define { i32 } @test__builtin_mips_packrl_ph1(i32 %i0, i32 %a0.coerce, i32 %a1.coerce) nounwind readnone {
 798 entry:
 799 ; CHECK: packrl.ph
 800
 801   %0 = bitcast i32 %a0.coerce to <2 x i16>
 802   %1 = bitcast i32 %a1.coerce to <2 x i16>
 803   %2 = tail call <2 x i16> @llvm.mips.packrl.ph(<2 x i16> %0, <2 x i16> %1)
 804   %3 = bitcast <2 x i16> %2 to i32
 805   %.fca.0.insert = insertvalue { i32 } undef, i32 %3, 0
 806   ret { i32 } %.fca.0.insert
 807 }
 808
 809 declare <2 x i16> @llvm.mips.packrl.ph(<2 x i16>, <2 x i16>) nounwind readnone
 810
 811 define i32 @test__builtin_mips_rddsp1(i32 %i0) nounwind readonly {
 812 entry:
 813 ; CHECK: rddsp
 814
 815   %0 = tail call i32 @llvm.mips.rddsp(i32 31)
 816   ret i32 %0
 817 }
 818
 819 define { i32 } @test__builtin_mips_shll_qb1(i32 %i0, i32 %a0.coerce) nounwind {
 820 entry:
 821 ; CHECK: shll.qb
 822
 823   %0 = bitcast i32 %a0.coerce to <4 x i8>
 824   %1 = tail call <4 x i8> @llvm.mips.shll.qb(<4 x i8> %0, i32 3)
 825   %2 = bitcast <4 x i8> %1 to i32
 826   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 827   ret { i32 } %.fca.0.insert
 828 }
 829
 830 declare <4 x i8> @llvm.mips.shll.qb(<4 x i8>, i32) nounwind
 831
 832 define { i32 } @test__builtin_mips_shll_qb2(i32 %i0, i32 %a0.coerce, i32 %a1) nounwind {
 833 entry:
 834 ; CHECK: shllv.qb
 835
 836   %0 = bitcast i32 %a0.coerce to <4 x i8>
 837   %1 = tail call <4 x i8> @llvm.mips.shll.qb(<4 x i8> %0, i32 %a1)
 838   %2 = bitcast <4 x i8> %1 to i32
 839   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 840   ret { i32 } %.fca.0.insert
 841 }
 842
 843 define { i32 } @test__builtin_mips_shll_ph1(i32 %i0, i32 %a0.coerce) nounwind {
 844 entry:
 845 ; CHECK: shll.ph
 846
 847   %0 = bitcast i32 %a0.coerce to <2 x i16>
 848   %1 = tail call <2 x i16> @llvm.mips.shll.ph(<2 x i16> %0, i32 7)
 849   %2 = bitcast <2 x i16> %1 to i32
 850   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 851   ret { i32 } %.fca.0.insert
 852 }
 853
 854 declare <2 x i16> @llvm.mips.shll.ph(<2 x i16>, i32) nounwind
 855
 856 define { i32 } @test__builtin_mips_shll_ph2(i32 %i0, i32 %a0.coerce, i32 %a1) nounwind {
 857 entry:
 858 ; CHECK: shllv.ph
 859
 860   %0 = bitcast i32 %a0.coerce to <2 x i16>
 861   %1 = tail call <2 x i16> @llvm.mips.shll.ph(<2 x i16> %0, i32 %a1)
 862   %2 = bitcast <2 x i16> %1 to i32
 863   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 864   ret { i32 } %.fca.0.insert
 865 }
 866
 867 define { i32 } @test__builtin_mips_shll_s_ph1(i32 %i0, i32 %a0.coerce) nounwind {
 868 entry:
 869 ; CHECK: shll_s.ph
 870
 871   %0 = bitcast i32 %a0.coerce to <2 x i16>
 872   %1 = tail call <2 x i16> @llvm.mips.shll.s.ph(<2 x i16> %0, i32 7)
 873   %2 = bitcast <2 x i16> %1 to i32
 874   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 875   ret { i32 } %.fca.0.insert
 876 }
 877
 878 declare <2 x i16> @llvm.mips.shll.s.ph(<2 x i16>, i32) nounwind
 879
 880 define { i32 } @test__builtin_mips_shll_s_ph2(i32 %i0, i32 %a0.coerce, i32 %a1) nounwind {
 881 entry:
 882 ; CHECK: shllv_s.ph
 883
 884   %0 = bitcast i32 %a0.coerce to <2 x i16>
 885   %1 = tail call <2 x i16> @llvm.mips.shll.s.ph(<2 x i16> %0, i32 %a1)
 886   %2 = bitcast <2 x i16> %1 to i32
 887   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 888   ret { i32 } %.fca.0.insert
 889 }
 890
 891 define i32 @test__builtin_mips_shll_s_w1(i32 %i0, i32 %a0) nounwind {
 892 entry:
 893 ; CHECK: shll_s.w
 894
 895   %0 = tail call i32 @llvm.mips.shll.s.w(i32 %a0, i32 15)
 896   ret i32 %0
 897 }
 898
 899 declare i32 @llvm.mips.shll.s.w(i32, i32) nounwind
 900
 901 define i32 @test__builtin_mips_shll_s_w2(i32 %i0, i32 %a0, i32 %a1) nounwind {
 902 entry:
 903 ; CHECK: shllv_s.w
 904
 905   %0 = tail call i32 @llvm.mips.shll.s.w(i32 %a0, i32 %a1)
 906   ret i32 %0
 907 }
 908
 909 define { i32 } @test__builtin_mips_shrl_qb1(i32 %i0, i32 %a0.coerce) nounwind readnone {
 910 entry:
 911 ; CHECK: shrl.qb
 912
 913   %0 = bitcast i32 %a0.coerce to <4 x i8>
 914   %1 = tail call <4 x i8> @llvm.mips.shrl.qb(<4 x i8> %0, i32 3)
 915   %2 = bitcast <4 x i8> %1 to i32
 916   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 917   ret { i32 } %.fca.0.insert
 918 }
 919
 920 declare <4 x i8> @llvm.mips.shrl.qb(<4 x i8>, i32) nounwind readnone
 921
 922 define { i32 } @test__builtin_mips_shrl_qb2(i32 %i0, i32 %a0.coerce, i32 %a1) nounwind readnone {
 923 entry:
 924 ; CHECK: shrlv.qb
 925
 926   %0 = bitcast i32 %a0.coerce to <4 x i8>
 927   %1 = tail call <4 x i8> @llvm.mips.shrl.qb(<4 x i8> %0, i32 %a1)
 928   %2 = bitcast <4 x i8> %1 to i32
 929   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 930   ret { i32 } %.fca.0.insert
 931 }
 932
 933 define { i32 } @test__builtin_mips_shra_ph1(i32 %i0, i32 %a0.coerce) nounwind readnone {
 934 entry:
 935 ; CHECK: shra.ph
 936
 937   %0 = bitcast i32 %a0.coerce to <2 x i16>
 938   %1 = tail call <2 x i16> @llvm.mips.shra.ph(<2 x i16> %0, i32 7)
 939   %2 = bitcast <2 x i16> %1 to i32
 940   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 941   ret { i32 } %.fca.0.insert
 942 }
 943
 944 declare <2 x i16> @llvm.mips.shra.ph(<2 x i16>, i32) nounwind readnone
 945
 946 define { i32 } @test__builtin_mips_shra_ph2(i32 %i0, i32 %a0.coerce, i32 %a1) nounwind readnone {
 947 entry:
 948 ; CHECK: shrav.ph
 949
 950   %0 = bitcast i32 %a0.coerce to <2 x i16>
 951   %1 = tail call <2 x i16> @llvm.mips.shra.ph(<2 x i16> %0, i32 %a1)
 952   %2 = bitcast <2 x i16> %1 to i32
 953   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 954   ret { i32 } %.fca.0.insert
 955 }
 956
 957 define { i32 } @test__builtin_mips_shra_r_ph1(i32 %i0, i32 %a0.coerce) nounwind readnone {
 958 entry:
 959 ; CHECK: shra_r.ph
 960
 961   %0 = bitcast i32 %a0.coerce to <2 x i16>
 962   %1 = tail call <2 x i16> @llvm.mips.shra.r.ph(<2 x i16> %0, i32 7)
 963   %2 = bitcast <2 x i16> %1 to i32
 964   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 965   ret { i32 } %.fca.0.insert
 966 }
 967
 968 declare <2 x i16> @llvm.mips.shra.r.ph(<2 x i16>, i32) nounwind readnone
 969
 970 define { i32 } @test__builtin_mips_shra_r_ph2(i32 %i0, i32 %a0.coerce, i32 %a1) nounwind readnone {
 971 entry:
 972 ; CHECK: shrav_r.ph
 973
 974   %0 = bitcast i32 %a0.coerce to <2 x i16>
 975   %1 = tail call <2 x i16> @llvm.mips.shra.r.ph(<2 x i16> %0, i32 %a1)
 976   %2 = bitcast <2 x i16> %1 to i32
 977   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
 978   ret { i32 } %.fca.0.insert
 979 }
 980
 981 define i32 @test__builtin_mips_shra_r_w1(i32 %i0, i32 %a0) nounwind readnone {
 982 entry:
 983 ; CHECK: shra_r.w
 984
 985   %0 = tail call i32 @llvm.mips.shra.r.w(i32 %a0, i32 15)
 986   ret i32 %0
 987 }
 988
 989 declare i32 @llvm.mips.shra.r.w(i32, i32) nounwind readnone
 990
 991 define i32 @test__builtin_mips_shra_r_w2(i32 %i0, i32 %a0, i32 %a1) nounwind readnone {
 992 entry:
 993 ; CHECK: shrav_r.w
 994
 995   %0 = tail call i32 @llvm.mips.shra.r.w(i32 %a0, i32 %a1)
 996   ret i32 %0
 997 }
 998
 999 define { i32 } @test__builtin_mips_absq_s_ph1(i32 %i0, i32 %a0.coerce) nounwind {
1000 entry:
1001 ; CHECK: absq_s.ph
1002
1003   %0 = bitcast i32 %a0.coerce to <2 x i16>
1004   %1 = tail call <2 x i16> @llvm.mips.absq.s.ph(<2 x i16> %0)
1005   %2 = bitcast <2 x i16> %1 to i32
1006   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
1007   ret { i32 } %.fca.0.insert
1008 }
1009
1010 declare <2 x i16> @llvm.mips.absq.s.ph(<2 x i16>) nounwind
1011
1012 define i32 @test__builtin_mips_absq_s_w1(i32 %i0, i32 %a0) nounwind {
1013 entry:
1014 ; CHECK: absq_s.w
1015
1016   %0 = tail call i32 @llvm.mips.absq.s.w(i32 %a0)
1017   ret i32 %0
1018 }
1019
1020 declare i32 @llvm.mips.absq.s.w(i32) nounwind
1021
1022 define i32 @test__builtin_mips_preceq_w_phl1(i32 %i0, i32 %a0.coerce) nounwind readnone {
1023 entry:
1024 ; CHECK: preceq.w.phl
1025
1026   %0 = bitcast i32 %a0.coerce to <2 x i16>
1027   %1 = tail call i32 @llvm.mips.preceq.w.phl(<2 x i16> %0)
1028   ret i32 %1
1029 }
1030
1031 declare i32 @llvm.mips.preceq.w.phl(<2 x i16>) nounwind readnone
1032
1033 define i32 @test__builtin_mips_preceq_w_phr1(i32 %i0, i32 %a0.coerce) nounwind readnone {
1034 entry:
1035 ; CHECK: preceq.w.phr
1036
1037   %0 = bitcast i32 %a0.coerce to <2 x i16>
1038   %1 = tail call i32 @llvm.mips.preceq.w.phr(<2 x i16> %0)
1039   ret i32 %1
1040 }
1041
1042 declare i32 @llvm.mips.preceq.w.phr(<2 x i16>) nounwind readnone
1043
1044 define { i32 } @test__builtin_mips_precequ_ph_qbl1(i32 %i0, i32 %a0.coerce) nounwind readnone {
1045 entry:
1046 ; CHECK: precequ.ph.qbl
1047
1048   %0 = bitcast i32 %a0.coerce to <4 x i8>
1049   %1 = tail call <2 x i16> @llvm.mips.precequ.ph.qbl(<4 x i8> %0)
1050   %2 = bitcast <2 x i16> %1 to i32
1051   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
1052   ret { i32 } %.fca.0.insert
1053 }
1054
1055 declare <2 x i16> @llvm.mips.precequ.ph.qbl(<4 x i8>) nounwind readnone
1056
1057 define { i32 } @test__builtin_mips_precequ_ph_qbr1(i32 %i0, i32 %a0.coerce) nounwind readnone {
1058 entry:
1059 ; CHECK: precequ.ph.qbr
1060
1061   %0 = bitcast i32 %a0.coerce to <4 x i8>
1062   %1 = tail call <2 x i16> @llvm.mips.precequ.ph.qbr(<4 x i8> %0)
1063   %2 = bitcast <2 x i16> %1 to i32
1064   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
1065   ret { i32 } %.fca.0.insert
1066 }
1067
1068 declare <2 x i16> @llvm.mips.precequ.ph.qbr(<4 x i8>) nounwind readnone
1069
1070 define { i32 } @test__builtin_mips_precequ_ph_qbla1(i32 %i0, i32 %a0.coerce) nounwind readnone {
1071 entry:
1072 ; CHECK: precequ.ph.qbla
1073
1074   %0 = bitcast i32 %a0.coerce to <4 x i8>
1075   %1 = tail call <2 x i16> @llvm.mips.precequ.ph.qbla(<4 x i8> %0)
1076   %2 = bitcast <2 x i16> %1 to i32
1077   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
1078   ret { i32 } %.fca.0.insert
1079 }
1080
1081 declare <2 x i16> @llvm.mips.precequ.ph.qbla(<4 x i8>) nounwind readnone
1082
1083 define { i32 } @test__builtin_mips_precequ_ph_qbra1(i32 %i0, i32 %a0.coerce) nounwind readnone {
1084 entry:
1085 ; CHECK: precequ.ph.qbra
1086
1087   %0 = bitcast i32 %a0.coerce to <4 x i8>
1088   %1 = tail call <2 x i16> @llvm.mips.precequ.ph.qbra(<4 x i8> %0)
1089   %2 = bitcast <2 x i16> %1 to i32
1090   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
1091   ret { i32 } %.fca.0.insert
1092 }
1093
1094 declare <2 x i16> @llvm.mips.precequ.ph.qbra(<4 x i8>) nounwind readnone
1095
1096 define { i32 } @test__builtin_mips_preceu_ph_qbl1(i32 %i0, i32 %a0.coerce) nounwind readnone {
1097 entry:
1098 ; CHECK: preceu.ph.qbl
1099
1100   %0 = bitcast i32 %a0.coerce to <4 x i8>
1101   %1 = tail call <2 x i16> @llvm.mips.preceu.ph.qbl(<4 x i8> %0)
1102   %2 = bitcast <2 x i16> %1 to i32
1103   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
1104   ret { i32 } %.fca.0.insert
1105 }
1106
1107 declare <2 x i16> @llvm.mips.preceu.ph.qbl(<4 x i8>) nounwind readnone
1108
1109 define { i32 } @test__builtin_mips_preceu_ph_qbr1(i32 %i0, i32 %a0.coerce) nounwind readnone {
1110 entry:
1111 ; CHECK: preceu.ph.qbr
1112
1113   %0 = bitcast i32 %a0.coerce to <4 x i8>
1114   %1 = tail call <2 x i16> @llvm.mips.preceu.ph.qbr(<4 x i8> %0)
1115   %2 = bitcast <2 x i16> %1 to i32
1116   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
1117   ret { i32 } %.fca.0.insert
1118 }
1119
1120 declare <2 x i16> @llvm.mips.preceu.ph.qbr(<4 x i8>) nounwind readnone
1121
1122 define { i32 } @test__builtin_mips_preceu_ph_qbla1(i32 %i0, i32 %a0.coerce) nounwind readnone {
1123 entry:
1124 ; CHECK: preceu.ph.qbla
1125
1126   %0 = bitcast i32 %a0.coerce to <4 x i8>
1127   %1 = tail call <2 x i16> @llvm.mips.preceu.ph.qbla(<4 x i8> %0)
1128   %2 = bitcast <2 x i16> %1 to i32
1129   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
1130   ret { i32 } %.fca.0.insert
1131 }
1132
1133 declare <2 x i16> @llvm.mips.preceu.ph.qbla(<4 x i8>) nounwind readnone
1134
1135 define { i32 } @test__builtin_mips_preceu_ph_qbra1(i32 %i0, i32 %a0.coerce) nounwind readnone {
1136 entry:
1137 ; CHECK: preceu.ph.qbra
1138
1139   %0 = bitcast i32 %a0.coerce to <4 x i8>
1140   %1 = tail call <2 x i16> @llvm.mips.preceu.ph.qbra(<4 x i8> %0)
1141   %2 = bitcast <2 x i16> %1 to i32
1142   %.fca.0.insert = insertvalue { i32 } undef, i32 %2, 0
1143   ret { i32 } %.fca.0.insert
1144 }
1145
1146 declare <2 x i16> @llvm.mips.preceu.ph.qbra(<4 x i8>) nounwind readnone
1147
1148 define { i32 } @test__builtin_mips_repl_qb1(i32 %i0) nounwind readnone {
1149 entry:
1150 ; CHECK: repl.qb
1151
1152   %0 = tail call <4 x i8> @llvm.mips.repl.qb(i32 127)
1153   %1 = bitcast <4 x i8> %0 to i32
1154   %.fca.0.insert = insertvalue { i32 } undef, i32 %1, 0
1155   ret { i32 } %.fca.0.insert
1156 }
1157
1158 declare <4 x i8> @llvm.mips.repl.qb(i32) nounwind readnone
1159
1160 define { i32 } @test__builtin_mips_repl_qb2(i32 %i0, i32 %a0) nounwind readnone {
1161 entry:
1162 ; CHECK: replv.qb
1163
1164   %0 = tail call <4 x i8> @llvm.mips.repl.qb(i32 %a0)
1165   %1 = bitcast <4 x i8> %0 to i32
1166   %.fca.0.insert = insertvalue { i32 } undef, i32 %1, 0
1167   ret { i32 } %.fca.0.insert
1168 }
1169
1170 define { i32 } @test__builtin_mips_repl_ph1(i32 %i0) nounwind readnone {
1171 entry:
1172 ; CHECK: repl.ph
1173
1174   %0 = tail call <2 x i16> @llvm.mips.repl.ph(i32 0)
1175   %1 = bitcast <2 x i16> %0 to i32
1176   %.fca.0.insert = insertvalue { i32 } undef, i32 %1, 0
1177   ret { i32 } %.fca.0.insert
1178 }
1179
1180 declare <2 x i16> @llvm.mips.repl.ph(i32) nounwind readnone
1181
1182 define { i32 } @test__builtin_mips_repl_ph2(i32 %i0, i32 %a0) nounwind readnone {
1183 entry:
1184 ; CHECK: replv.ph
1185
1186   %0 = tail call <2 x i16> @llvm.mips.repl.ph(i32 %a0)
1187   %1 = bitcast <2 x i16> %0 to i32
1188   %.fca.0.insert = insertvalue { i32 } undef, i32 %1, 0
1189   ret { i32 } %.fca.0.insert
1190 }
1191
1192 define i32 @test__builtin_mips_bitrev1(i32 %i0, i32 %a0) nounwind readnone {
1193 entry:
1194 ; CHECK: bitrev
1195
1196   %0 = tail call i32 @llvm.mips.bitrev(i32 %a0)
1197   ret i32 %0
1198 }
1199
1200 declare i32 @llvm.mips.bitrev(i32) nounwind readnone