test/CodeGen/Mips/msa/i10.ll

   1 ; Test the MSA intrinsics that are encoded with the I10 instruction format.
   2
   3 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   4
   5 @llvm_mips_bnz_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   6
   7 define i32 @llvm_mips_bnz_b_test() nounwind {
   8 entry:
   9   %0 = load <16 x i8>* @llvm_mips_bnz_b_ARG1
  10   %1 = tail call i32 @llvm.mips.bnz.b(<16 x i8> %0)
  11   %2 = icmp eq i32 %1, 0
  12   br i1 %2, label %true, label %false
  13 true:
  14   ret i32 2
  15 false:
  16   ret i32 3
  17 }
  18
  19 declare i32 @llvm.mips.bnz.b(<16 x i8>) nounwind
  20
  21 ; CHECK: llvm_mips_bnz_b_test:
  22 ; CHECK-DAG: ld.b [[R0:\$w[0-9]+]]
  23 ; CHECK-DAG: bnz.b [[R0]]
  24 ; CHECK: .size llvm_mips_bnz_b_test
  25
  26 @llvm_mips_bnz_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  27
  28 define i32 @llvm_mips_bnz_h_test() nounwind {
  29 entry:
  30   %0 = load <8 x i16>* @llvm_mips_bnz_h_ARG1
  31   %1 = tail call i32 @llvm.mips.bnz.h(<8 x i16> %0)
  32   %2 = icmp eq i32 %1, 0
  33   br i1 %2, label %true, label %false
  34 true:
  35   ret i32 2
  36 false:
  37   ret i32 3
  38 }
  39
  40 declare i32 @llvm.mips.bnz.h(<8 x i16>) nounwind
  41
  42 ; CHECK: llvm_mips_bnz_h_test:
  43 ; CHECK-DAG: ld.h [[R0:\$w[0-9]+]]
  44 ; CHECK-DAG: bnz.h [[R0]]
  45 ; CHECK: .size llvm_mips_bnz_h_test
  46
  47 @llvm_mips_bnz_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  48
  49 define i32 @llvm_mips_bnz_w_test() nounwind {
  50 entry:
  51   %0 = load <4 x i32>* @llvm_mips_bnz_w_ARG1
  52   %1 = tail call i32 @llvm.mips.bnz.w(<4 x i32> %0)
  53   %2 = icmp eq i32 %1, 0
  54   br i1 %2, label %true, label %false
  55 true:
  56   ret i32 2
  57 false:
  58   ret i32 3
  59 }
  60
  61 declare i32 @llvm.mips.bnz.w(<4 x i32>) nounwind
  62
  63 ; CHECK: llvm_mips_bnz_w_test:
  64 ; CHECK-DAG: ld.w [[R0:\$w[0-9]+]]
  65 ; CHECK-DAG: bnz.w [[R0]]
  66 ; CHECK: .size llvm_mips_bnz_w_test
  67
  68 @llvm_mips_bnz_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  69
  70 define i32 @llvm_mips_bnz_d_test() nounwind {
  71 entry:
  72   %0 = load <2 x i64>* @llvm_mips_bnz_d_ARG1
  73   %1 = tail call i32 @llvm.mips.bnz.d(<2 x i64> %0)
  74   %2 = icmp eq i32 %1, 0
  75   br i1 %2, label %true, label %false
  76 true:
  77   ret i32 2
  78 false:
  79   ret i32 3
  80 }
  81
  82 declare i32 @llvm.mips.bnz.d(<2 x i64>) nounwind
  83
  84 ; CHECK: llvm_mips_bnz_d_test:
  85 ; CHECK-DAG: ld.d [[R0:\$w[0-9]+]]
  86 ; CHECK-DAG: bnz.d [[R0]]
  87 ; CHECK: .size llvm_mips_bnz_d_test
  88