tools/qt_proj_test5/sdram_write_fifo.vhd

   1 -- megafunction wizard: %FIFO%\r
   2 -- GENERATION: STANDARD\r
   3 -- VERSION: WM1.0\r
   4 -- MODULE: scfifo \r
   5 \r
   6 -- ============================================================\r
   7 -- File Name: sdram_write_fifo.vhd\r
   8 -- Megafunction Name(s):\r
   9 --                      scfifo\r
  10 --\r
  11 -- Simulation Library Files(s):\r
  12 --                      altera_mf\r
  13 -- ============================================================\r
  14 -- ************************************************************\r
  15 -- THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!\r
  16 --\r
  17 -- 13.0.1 Build 232 06/12/2013 SP 1 SJ Web Edition\r
  18 -- ************************************************************\r
  19 \r
  20 \r
  21 --Copyright (C) 1991-2013 Altera Corporation\r
  22 --Your use of Altera Corporation's design tools, logic functions \r
  23 --and other software and tools, and its AMPP partner logic \r
  24 --functions, and any output files from any of the foregoing \r
  25 --(including device programming or simulation files), and any \r
  26 --associated documentation or information are expressly subject \r
  27 --to the terms and conditions of the Altera Program License \r
  28 --Subscription Agreement, Altera MegaCore Function License \r
  29 --Agreement, or other applicable license agreement, including, \r
  30 --without limitation, that your use is for the sole purpose of \r
  31 --programming logic devices manufactured by Altera and sold by \r
  32 --Altera or its authorized distributors.  Please refer to the \r
  33 --applicable agreement for further details.\r
  34 \r
  35 \r
  36 LIBRARY ieee;\r
  37 USE ieee.std_logic_1164.all;\r
  38 \r
  39 LIBRARY altera_mf;\r
  40 USE altera_mf.all;\r
  41 \r
  42 ENTITY sdram_write_fifo IS\r
  43         PORT\r
  44         (\r
  45                 aclr            : IN STD_LOGIC ;\r
  46                 clock           : IN STD_LOGIC ;\r
  47                 data            : IN STD_LOGIC_VECTOR (11 DOWNTO 0);\r
  48                 rdreq           : IN STD_LOGIC ;\r
  49                 wrreq           : IN STD_LOGIC ;\r
  50                 empty           : OUT STD_LOGIC ;\r
  51                 full            : OUT STD_LOGIC ;\r
  52                 q               : OUT STD_LOGIC_VECTOR (11 DOWNTO 0);\r
  53                 usedw           : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)\r
  54         );\r
  55 END sdram_write_fifo;\r
  56 \r
  57 \r
  58 ARCHITECTURE SYN OF sdram_write_fifo IS\r
  59 \r
  60         SIGNAL sub_wire0        : STD_LOGIC_VECTOR (7 DOWNTO 0);\r
  61         SIGNAL sub_wire1        : STD_LOGIC ;\r
  62         SIGNAL sub_wire2        : STD_LOGIC ;\r
  63         SIGNAL sub_wire3        : STD_LOGIC_VECTOR (11 DOWNTO 0);\r
  64 \r
  65 \r
  66 \r
  67         COMPONENT scfifo\r
  68         GENERIC (\r
  69                 add_ram_output_register         : STRING;\r
  70                 intended_device_family          : STRING;\r
  71                 lpm_numwords            : NATURAL;\r
  72                 lpm_showahead           : STRING;\r
  73                 lpm_type                : STRING;\r
  74                 lpm_width               : NATURAL;\r
  75                 lpm_widthu              : NATURAL;\r
  76                 overflow_checking               : STRING;\r
  77                 underflow_checking              : STRING;\r
  78                 use_eab         : STRING\r
  79         );\r
  80         PORT (\r
  81                         clock   : IN STD_LOGIC ;\r
  82                         usedw   : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);\r
  83                         empty   : OUT STD_LOGIC ;\r
  84                         full    : OUT STD_LOGIC ;\r
  85                         q       : OUT STD_LOGIC_VECTOR (11 DOWNTO 0);\r
  86                         wrreq   : IN STD_LOGIC ;\r
  87                         aclr    : IN STD_LOGIC ;\r
  88                         data    : IN STD_LOGIC_VECTOR (11 DOWNTO 0);\r
  89                         rdreq   : IN STD_LOGIC \r
  90         );\r
  91         END COMPONENT;\r
  92 \r
  93 BEGIN\r
  94         usedw    <= sub_wire0(7 DOWNTO 0);\r
  95         empty    <= sub_wire1;\r
  96         full    <= sub_wire2;\r
  97         q    <= sub_wire3(11 DOWNTO 0);\r
  98 \r
  99         scfifo_component : scfifo\r
 100         GENERIC MAP (\r
 101                 add_ram_output_register => "OFF",\r
 102                 intended_device_family => "Cyclone II",\r
 103                 lpm_numwords => 256,\r
 104                 lpm_showahead => "OFF",\r
 105                 lpm_type => "scfifo",\r
 106                 lpm_width => 12,\r
 107                 lpm_widthu => 8,\r
 108                 overflow_checking => "ON",\r
 109                 underflow_checking => "ON",\r
 110                 use_eab => "ON"\r
 111         )\r
 112         PORT MAP (\r
 113                 clock => clock,\r
 114                 wrreq => wrreq,\r
 115                 aclr => aclr,\r
 116                 data => data,\r
 117                 rdreq => rdreq,\r
 118                 usedw => sub_wire0,\r
 119                 empty => sub_wire1,\r
 120                 full => sub_wire2,\r
 121                 q => sub_wire3\r
 122         );\r
 123 \r
 124 \r
 125 \r
 126 END SYN;\r
 127 \r
 128 -- ============================================================\r
 129 -- CNX file retrieval info\r
 130 -- ============================================================\r
 131 -- Retrieval info: PRIVATE: AlmostEmpty NUMERIC "0"\r
 132 -- Retrieval info: PRIVATE: AlmostEmptyThr NUMERIC "-1"\r
 133 -- Retrieval info: PRIVATE: AlmostFull NUMERIC "0"\r
 134 -- Retrieval info: PRIVATE: AlmostFullThr NUMERIC "-1"\r
 135 -- Retrieval info: PRIVATE: CLOCKS_ARE_SYNCHRONIZED NUMERIC "1"\r
 136 -- Retrieval info: PRIVATE: Clock NUMERIC "0"\r
 137 -- Retrieval info: PRIVATE: Depth NUMERIC "256"\r
 138 -- Retrieval info: PRIVATE: Empty NUMERIC "1"\r
 139 -- Retrieval info: PRIVATE: Full NUMERIC "1"\r
 140 -- Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone II"\r
 141 -- Retrieval info: PRIVATE: LE_BasedFIFO NUMERIC "0"\r
 142 -- Retrieval info: PRIVATE: LegacyRREQ NUMERIC "1"\r
 143 -- Retrieval info: PRIVATE: MAX_DEPTH_BY_9 NUMERIC "0"\r
 144 -- Retrieval info: PRIVATE: OVERFLOW_CHECKING NUMERIC "0"\r
 145 -- Retrieval info: PRIVATE: Optimize NUMERIC "0"\r
 146 -- Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC "0"\r
 147 -- Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"\r
 148 -- Retrieval info: PRIVATE: UNDERFLOW_CHECKING NUMERIC "0"\r
 149 -- Retrieval info: PRIVATE: UsedW NUMERIC "1"\r
 150 -- Retrieval info: PRIVATE: Width NUMERIC "12"\r
 151 -- Retrieval info: PRIVATE: dc_aclr NUMERIC "0"\r
 152 -- Retrieval info: PRIVATE: diff_widths NUMERIC "0"\r
 153 -- Retrieval info: PRIVATE: msb_usedw NUMERIC "0"\r
 154 -- Retrieval info: PRIVATE: output_width NUMERIC "12"\r
 155 -- Retrieval info: PRIVATE: rsEmpty NUMERIC "1"\r
 156 -- Retrieval info: PRIVATE: rsFull NUMERIC "0"\r
 157 -- Retrieval info: PRIVATE: rsUsedW NUMERIC "0"\r
 158 -- Retrieval info: PRIVATE: sc_aclr NUMERIC "1"\r
 159 -- Retrieval info: PRIVATE: sc_sclr NUMERIC "0"\r
 160 -- Retrieval info: PRIVATE: wsEmpty NUMERIC "0"\r
 161 -- Retrieval info: PRIVATE: wsFull NUMERIC "1"\r
 162 -- Retrieval info: PRIVATE: wsUsedW NUMERIC "0"\r
 163 -- Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all\r
 164 -- Retrieval info: CONSTANT: ADD_RAM_OUTPUT_REGISTER STRING "OFF"\r
 165 -- Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone II"\r
 166 -- Retrieval info: CONSTANT: LPM_NUMWORDS NUMERIC "256"\r
 167 -- Retrieval info: CONSTANT: LPM_SHOWAHEAD STRING "OFF"\r
 168 -- Retrieval info: CONSTANT: LPM_TYPE STRING "scfifo"\r
 169 -- Retrieval info: CONSTANT: LPM_WIDTH NUMERIC "12"\r
 170 -- Retrieval info: CONSTANT: LPM_WIDTHU NUMERIC "8"\r
 171 -- Retrieval info: CONSTANT: OVERFLOW_CHECKING STRING "ON"\r
 172 -- Retrieval info: CONSTANT: UNDERFLOW_CHECKING STRING "ON"\r
 173 -- Retrieval info: CONSTANT: USE_EAB STRING "ON"\r
 174 -- Retrieval info: USED_PORT: aclr 0 0 0 0 INPUT NODEFVAL "aclr"\r
 175 -- Retrieval info: USED_PORT: clock 0 0 0 0 INPUT NODEFVAL "clock"\r
 176 -- Retrieval info: USED_PORT: data 0 0 12 0 INPUT NODEFVAL "data[11..0]"\r
 177 -- Retrieval info: USED_PORT: empty 0 0 0 0 OUTPUT NODEFVAL "empty"\r
 178 -- Retrieval info: USED_PORT: full 0 0 0 0 OUTPUT NODEFVAL "full"\r
 179 -- Retrieval info: USED_PORT: q 0 0 12 0 OUTPUT NODEFVAL "q[11..0]"\r
 180 -- Retrieval info: USED_PORT: rdreq 0 0 0 0 INPUT NODEFVAL "rdreq"\r
 181 -- Retrieval info: USED_PORT: usedw 0 0 8 0 OUTPUT NODEFVAL "usedw[7..0]"\r
 182 -- Retrieval info: USED_PORT: wrreq 0 0 0 0 INPUT NODEFVAL "wrreq"\r
 183 -- Retrieval info: CONNECT: @aclr 0 0 0 0 aclr 0 0 0 0\r
 184 -- Retrieval info: CONNECT: @clock 0 0 0 0 clock 0 0 0 0\r
 185 -- Retrieval info: CONNECT: @data 0 0 12 0 data 0 0 12 0\r
 186 -- Retrieval info: CONNECT: @rdreq 0 0 0 0 rdreq 0 0 0 0\r
 187 -- Retrieval info: CONNECT: @wrreq 0 0 0 0 wrreq 0 0 0 0\r
 188 -- Retrieval info: CONNECT: empty 0 0 0 0 @empty 0 0 0 0\r
 189 -- Retrieval info: CONNECT: full 0 0 0 0 @full 0 0 0 0\r
 190 -- Retrieval info: CONNECT: q 0 0 12 0 @q 0 0 12 0\r
 191 -- Retrieval info: CONNECT: usedw 0 0 8 0 @usedw 0 0 8 0\r
 192 -- Retrieval info: GEN_FILE: TYPE_NORMAL sdram_write_fifo.vhd TRUE\r
 193 -- Retrieval info: GEN_FILE: TYPE_NORMAL sdram_write_fifo.inc FALSE\r
 194 -- Retrieval info: GEN_FILE: TYPE_NORMAL sdram_write_fifo.cmp TRUE\r
 195 -- Retrieval info: GEN_FILE: TYPE_NORMAL sdram_write_fifo.bsf FALSE\r
 196 -- Retrieval info: GEN_FILE: TYPE_NORMAL sdram_write_fifo_inst.vhd FALSE\r
 197 -- Retrieval info: LIB_FILE: altera_mf\r