tools/qt_proj_test5/simulation/modelsim/qt_proj_test5_run_msim_gate_vhdl.do

   1 transcript on\r
   2 if {[file exists gate_work]} {\r
   3         vdel -lib gate_work -all\r
   4 }\r
   5 vlib gate_work\r
   6 vmap work gate_work\r
   7 \r
   8 vcom -93 -work work {qt_proj_test5.vho}\r
   9 \r
  10 vcom -93 -work work {D:/daisuke/nes/repo/motonesfpga/tools/qt_proj_test5/testbench_qt_proj_test5.vhd}\r
  11 \r
  12 vsim -t 1ps +transport_int_delays +transport_path_delays -sdftyp /sim_board=qt_proj_test5_vhd.sdo -L cycloneii -L gate_work -L work -voptargs="+acc"  testbench_qt_proj_test5\r
  13 \r
  14 ###add wave *\r
  15 \r
  16 add wave  sim:/testbench_qt_proj_test5/sim_board/rst_n\r
  17 add wave  sim:/testbench_qt_proj_test5/base_clk\r
  18 add wave  sim:/testbench_qt_proj_test5/sim_board/dbg_ppu_clk\r
  19 add wave  sim:/testbench_qt_proj_test5/sim_board/dbg_sdram_clk\r
  20 \r
  21 add wave  sim:/testbench_qt_proj_test5/sim_board/dbg_cpu_clk\r
  22 #add wave  -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_addr\r
  23 #add wave  -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_d_io\r
  24 #add wave  -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_instruction\r
  25 #add wave  -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_int_d_bus\r
  26 \r
  27 \r
  28 add wave -divider vga_internal\r
  29 add wave -radix decimal -unsigned sim:/testbench_qt_proj_test5/sim_board/dbg_pos_x\r
  30 add wave -radix decimal -unsigned sim:/testbench_qt_proj_test5/sim_board/dbg_pos_y\r
  31 \r
  32 add wave -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_nes_r\r
  33 add wave -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_nes_g\r
  34 add wave -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_nes_b\r
  35 \r
  36 add wave -radix decimal -unsigned \\r
  37 sim:/testbench_qt_proj_test5/sim_board/dbg_vga_x        \\r
  38 sim:/testbench_qt_proj_test5/sim_board/dbg_nes_x        \\r
  39 sim:/testbench_qt_proj_test5/sim_board/dbg_vga_y        \r
  40 \r
  41 #sim:/testbench_qt_proj_test5/sim_board/dbg_nes_x_old        \\r
  42 \r
  43 add wave -divider fifo\r
  44 add wave -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_f_wr\r
  45 add wave -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_f_in             \r
  46 add wave -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_f_rd\r
  47 add wave -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_f_out            \r
  48 add wave -radix decimal -unsigned sim:/testbench_qt_proj_test5/sim_board/dbg_f_cnt           \r
  49 add wave -radix decimal -unsigned sim:/testbench_qt_proj_test5/sim_board/dbg_bst_cnt          \r
  50 add wave -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_f_emp\r
  51 add wave -radix hex sim:/testbench_qt_proj_test5/sim_board/dbg_f_ful \r
  52 add wave -radix decimal -unsigned sim:/testbench_qt_proj_test5/sim_board/dbg_sw_state     \r
  53 \r
  54 add wave -divider sdram_ctl\r
  55 add wave -radix hex \\r
  56 sim:/testbench_qt_proj_test5/sim_board/dbg_wbs_adr_i \\r
  57 sim:/testbench_qt_proj_test5/sim_board/dbg_wbs_dat_i \\r
  58 sim:/testbench_qt_proj_test5/sim_board/dbg_wbs_we_i \\r
  59 sim:/testbench_qt_proj_test5/sim_board/dbg_wbs_tga_i \\r
  60 sim:/testbench_qt_proj_test5/sim_board/dbg_wbs_cyc_i \\r
  61 sim:/testbench_qt_proj_test5/sim_board/dbg_wbs_stb_i\r
  62 \r
  63 \r
  64 #add wave -divider vga_out\r
  65 #add wave  sim:/testbench_qt_proj_test5/sim_board/v_sync_n\r
  66 #add wave  sim:/testbench_qt_proj_test5/sim_board/h_sync_n\r
  67 #add wave  -radix hex sim:/testbench_qt_proj_test5/sim_board/r\r
  68 #add wave  -radix hex sim:/testbench_qt_proj_test5/sim_board/g\r
  69 #add wave  -radix hex sim:/testbench_qt_proj_test5/sim_board/b\r
  70 \r
  71 \r
  72 view structure\r
  73 view signals\r
  74 \r
  75 run 3 us\r
  76 wave zoom full\r
  77 \r
  78 run 40 us\r
  79 \r
  80 ##run 400 us\r
  81 \r
  82 \r