utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "CodeGenRegisters.h"
  17 #include "CodeGenTarget.h"
  18 #include "SequenceToOffsetTable.h"
  19 #include "Types.h"
  20 #include "llvm/ADT/ArrayRef.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/ADT/SetVector.h"
  24 #include "llvm/ADT/SmallVector.h"
  25 #include "llvm/ADT/SparseBitVector.h"
  26 #include "llvm/ADT/Twine.h"
  27 #include "llvm/Support/Casting.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Support/Format.h"
  30 #include "llvm/Support/MachineValueType.h"
  31 #include "llvm/Support/raw_ostream.h"
  32 #include "llvm/TableGen/Error.h"
  33 #include "llvm/TableGen/Record.h"
  34 #include "llvm/TableGen/SetTheory.h"
  35 #include "llvm/TableGen/TableGenBackend.h"
  36 #include <algorithm>
  37 #include <cassert>
  38 #include <cstddef>
  39 #include <cstdint>
  40 #include <deque>
  41 #include <iterator>
  42 #include <set>
  43 #include <string>
  44 #include <vector>
  45
  46 using namespace llvm;
  47
  48 cl::OptionCategory RegisterInfoCat("Options for -gen-register-info");
  49
  50 static cl::opt<bool>
  51     RegisterInfoDebug("register-info-debug", cl::init(false),
  52                       cl::desc("Dump register information to help debugging"),
  53                       cl::cat(RegisterInfoCat));
  54
  55 namespace {
  56
  57 class RegisterInfoEmitter {
  58   CodeGenTarget Target;
  59   RecordKeeper &Records;
  60
  61 public:
  62   RegisterInfoEmitter(RecordKeeper &R) : Target(R), Records(R) {
  63     CodeGenRegBank &RegBank = Target.getRegBank();
  64     RegBank.computeDerivedInfo();
  65   }
  66
  67   // runEnums - Print out enum values for all of the registers.
  68   void runEnums(raw_ostream &o, CodeGenTarget &Target, CodeGenRegBank &Bank);
  69
  70   // runMCDesc - Print out MC register descriptions.
  71   void runMCDesc(raw_ostream &o, CodeGenTarget &Target, CodeGenRegBank &Bank);
  72
  73   // runTargetHeader - Emit a header fragment for the register info emitter.
  74   void runTargetHeader(raw_ostream &o, CodeGenTarget &Target,
  75                        CodeGenRegBank &Bank);
  76
  77   // runTargetDesc - Output the target register and register file descriptions.
  78   void runTargetDesc(raw_ostream &o, CodeGenTarget &Target,
  79                      CodeGenRegBank &Bank);
  80
  81   // run - Output the register file description.
  82   void run(raw_ostream &o);
  83
  84   void debugDump(raw_ostream &OS);
  85
  86 private:
  87   void EmitRegMapping(raw_ostream &o, const std::deque<CodeGenRegister> &Regs,
  88                       bool isCtor);
  89   void EmitRegMappingTables(raw_ostream &o,
  90                             const std::deque<CodeGenRegister> &Regs,
  91                             bool isCtor);
  92   void EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
  93                            const std::string &ClassName);
  94   void emitComposeSubRegIndices(raw_ostream &OS, CodeGenRegBank &RegBank,
  95                                 const std::string &ClassName);
  96   void emitComposeSubRegIndexLaneMask(raw_ostream &OS, CodeGenRegBank &RegBank,
  97                                       const std::string &ClassName);
  98 };
  99
 100 } // end anonymous namespace
 101
 102 // runEnums - Print out enum values for all of the registers.
 103 void RegisterInfoEmitter::runEnums(raw_ostream &OS,
 104                                    CodeGenTarget &Target, CodeGenRegBank &Bank) {
 105   const auto &Registers = Bank.getRegisters();
 106
 107   // Register enums are stored as uint16_t in the tables. Make sure we'll fit.
 108   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
 109
 110   StringRef Namespace = Registers.front().TheDef->getValueAsString("Namespace");
 111
 112   emitSourceFileHeader("Target Register Enum Values", OS);
 113
 114   OS << "\n#ifdef GET_REGINFO_ENUM\n";
 115   OS << "#undef GET_REGINFO_ENUM\n\n";
 116
 117   OS << "namespace llvm {\n\n";
 118
 119   OS << "class MCRegisterClass;\n"
 120      << "extern const MCRegisterClass " << Target.getName()
 121      << "MCRegisterClasses[];\n\n";
 122
 123   if (!Namespace.empty())
 124     OS << "namespace " << Namespace << " {\n";
 125   OS << "enum {\n  NoRegister,\n";
 126
 127   for (const auto &Reg : Registers)
 128     OS << "  " << Reg.getName() << " = " << Reg.EnumValue << ",\n";
 129   assert(Registers.size() == Registers.back().EnumValue &&
 130          "Register enum value mismatch!");
 131   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
 132   OS << "};\n";
 133   if (!Namespace.empty())
 134     OS << "} // end namespace " << Namespace << "\n";
 135
 136   const auto &RegisterClasses = Bank.getRegClasses();
 137   if (!RegisterClasses.empty()) {
 138
 139     // RegisterClass enums are stored as uint16_t in the tables.
 140     assert(RegisterClasses.size() <= 0xffff &&
 141            "Too many register classes to fit in tables");
 142
 143     OS << "\n// Register classes\n\n";
 144     if (!Namespace.empty())
 145       OS << "namespace " << Namespace << " {\n";
 146     OS << "enum {\n";
 147     for (const auto &RC : RegisterClasses)
 148       OS << "  " << RC.getName() << "RegClassID"
 149          << " = " << RC.EnumValue << ",\n";
 150     OS << "\n  };\n";
 151     if (!Namespace.empty())
 152       OS << "} // end namespace " << Namespace << "\n\n";
 153   }
 154
 155   const std::vector<Record*> &RegAltNameIndices = Target.getRegAltNameIndices();
 156   // If the only definition is the default NoRegAltName, we don't need to
 157   // emit anything.
 158   if (RegAltNameIndices.size() > 1) {
 159     OS << "\n// Register alternate name indices\n\n";
 160     if (!Namespace.empty())
 161       OS << "namespace " << Namespace << " {\n";
 162     OS << "enum {\n";
 163     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
 164       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
 165     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
 166     OS << "};\n";
 167     if (!Namespace.empty())
 168       OS << "} // end namespace " << Namespace << "\n\n";
 169   }
 170
 171   auto &SubRegIndices = Bank.getSubRegIndices();
 172   if (!SubRegIndices.empty()) {
 173     OS << "\n// Subregister indices\n\n";
 174     std::string Namespace = SubRegIndices.front().getNamespace();
 175     if (!Namespace.empty())
 176       OS << "namespace " << Namespace << " {\n";
 177     OS << "enum {\n  NoSubRegister,\n";
 178     unsigned i = 0;
 179     for (const auto &Idx : SubRegIndices)
 180       OS << "  " << Idx.getName() << ",\t// " << ++i << "\n";
 181     OS << "  NUM_TARGET_SUBREGS\n};\n";
 182     if (!Namespace.empty())
 183       OS << "} // end namespace " << Namespace << "\n\n";
 184   }
 185
 186   OS << "} // end namespace llvm\n\n";
 187   OS << "#endif // GET_REGINFO_ENUM\n\n";
 188 }
 189
 190 static void printInt(raw_ostream &OS, int Val) {
 191   OS << Val;
 192 }
 193
 194 void RegisterInfoEmitter::
 195 EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
 196                     const std::string &ClassName) {
 197   unsigned NumRCs = RegBank.getRegClasses().size();
 198   unsigned NumSets = RegBank.getNumRegPressureSets();
 199
 200   OS << "/// Get the weight in units of pressure for this register class.\n"
 201      << "const RegClassWeight &" << ClassName << "::\n"
 202      << "getRegClassWeight(const TargetRegisterClass *RC) const {\n"
 203      << "  static const RegClassWeight RCWeightTable[] = {\n";
 204   for (const auto &RC : RegBank.getRegClasses()) {
 205     const CodeGenRegister::Vec &Regs = RC.getMembers();
 206     if (Regs.empty() || RC.Artificial)
 207       OS << "    {0, 0";
 208     else {
 209       std::vector<unsigned> RegUnits;
 210       RC.buildRegUnitSet(RegBank, RegUnits);
 211       OS << "    {" << (*Regs.begin())->getWeight(RegBank)
 212          << ", " << RegBank.getRegUnitSetWeight(RegUnits);
 213     }
 214     OS << "},  \t// " << RC.getName() << "\n";
 215   }
 216   OS << "  };\n"
 217      << "  return RCWeightTable[RC->getID()];\n"
 218      << "}\n\n";
 219
 220   // Reasonable targets (not ARMv7) have unit weight for all units, so don't
 221   // bother generating a table.
 222   bool RegUnitsHaveUnitWeight = true;
 223   for (unsigned UnitIdx = 0, UnitEnd = RegBank.getNumNativeRegUnits();
 224        UnitIdx < UnitEnd; ++UnitIdx) {
 225     if (RegBank.getRegUnit(UnitIdx).Weight > 1)
 226       RegUnitsHaveUnitWeight = false;
 227   }
 228   OS << "/// Get the weight in units of pressure for this register unit.\n"
 229      << "unsigned " << ClassName << "::\n"
 230      << "getRegUnitWeight(unsigned RegUnit) const {\n"
 231      << "  assert(RegUnit < " << RegBank.getNumNativeRegUnits()
 232      << " && \"invalid register unit\");\n";
 233   if (!RegUnitsHaveUnitWeight) {
 234     OS << "  static const uint8_t RUWeightTable[] = {\n    ";
 235     for (unsigned UnitIdx = 0, UnitEnd = RegBank.getNumNativeRegUnits();
 236          UnitIdx < UnitEnd; ++UnitIdx) {
 237       const RegUnit &RU = RegBank.getRegUnit(UnitIdx);
 238       assert(RU.Weight < 256 && "RegUnit too heavy");
 239       OS << RU.Weight << ", ";
 240     }
 241     OS << "};\n"
 242        << "  return RUWeightTable[RegUnit];\n";
 243   }
 244   else {
 245     OS << "  // All register units have unit weight.\n"
 246        << "  return 1;\n";
 247   }
 248   OS << "}\n\n";
 249
 250   OS << "\n"
 251      << "// Get the number of dimensions of register pressure.\n"
 252      << "unsigned " << ClassName << "::getNumRegPressureSets() const {\n"
 253      << "  return " << NumSets << ";\n}\n\n";
 254
 255   OS << "// Get the name of this register unit pressure set.\n"
 256      << "const char *" << ClassName << "::\n"
 257      << "getRegPressureSetName(unsigned Idx) const {\n"
 258      << "  static const char *const PressureNameTable[] = {\n";
 259   unsigned MaxRegUnitWeight = 0;
 260   for (unsigned i = 0; i < NumSets; ++i ) {
 261     const RegUnitSet &RegUnits = RegBank.getRegSetAt(i);
 262     MaxRegUnitWeight = std::max(MaxRegUnitWeight, RegUnits.Weight);
 263     OS << "    \"" << RegUnits.Name << "\",\n";
 264   }
 265   OS << "  };\n"
 266      << "  return PressureNameTable[Idx];\n"
 267      << "}\n\n";
 268
 269   OS << "// Get the register unit pressure limit for this dimension.\n"
 270      << "// This limit must be adjusted dynamically for reserved registers.\n"
 271      << "unsigned " << ClassName << "::\n"
 272      << "getRegPressureSetLimit(const MachineFunction &MF, unsigned Idx) const "
 273         "{\n"
 274      << "  static const " << getMinimalTypeForRange(MaxRegUnitWeight, 32)
 275      << " PressureLimitTable[] = {\n";
 276   for (unsigned i = 0; i < NumSets; ++i ) {
 277     const RegUnitSet &RegUnits = RegBank.getRegSetAt(i);
 278     OS << "    " << RegUnits.Weight << ",  \t// " << i << ": "
 279        << RegUnits.Name << "\n";
 280   }
 281   OS << "  };\n"
 282      << "  return PressureLimitTable[Idx];\n"
 283      << "}\n\n";
 284
 285   SequenceToOffsetTable<std::vector<int>> PSetsSeqs;
 286
 287   // This table may be larger than NumRCs if some register units needed a list
 288   // of unit sets that did not correspond to a register class.
 289   unsigned NumRCUnitSets = RegBank.getNumRegClassPressureSetLists();
 290   std::vector<std::vector<int>> PSets(NumRCUnitSets);
 291
 292   for (unsigned i = 0, e = NumRCUnitSets; i != e; ++i) {
 293     ArrayRef<unsigned> PSetIDs = RegBank.getRCPressureSetIDs(i);
 294     PSets[i].reserve(PSetIDs.size());
 295     for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 296            PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 297       PSets[i].push_back(RegBank.getRegPressureSet(*PSetI).Order);
 298     }
 299     llvm::sort(PSets[i].begin(), PSets[i].end());
 300     PSetsSeqs.add(PSets[i]);
 301   }
 302
 303   PSetsSeqs.layout();
 304
 305   OS << "/// Table of pressure sets per register class or unit.\n"
 306      << "static const int RCSetsTable[] = {\n";
 307   PSetsSeqs.emit(OS, printInt, "-1");
 308   OS << "};\n\n";
 309
 310   OS << "/// Get the dimensions of register pressure impacted by this "
 311      << "register class.\n"
 312      << "/// Returns a -1 terminated array of pressure set IDs\n"
 313      << "const int* " << ClassName << "::\n"
 314      << "getRegClassPressureSets(const TargetRegisterClass *RC) const {\n";
 315   OS << "  static const " << getMinimalTypeForRange(PSetsSeqs.size() - 1, 32)
 316      << " RCSetStartTable[] = {\n    ";
 317   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 318     OS << PSetsSeqs.get(PSets[i]) << ",";
 319   }
 320   OS << "};\n"
 321      << "  return &RCSetsTable[RCSetStartTable[RC->getID()]];\n"
 322      << "}\n\n";
 323
 324   OS << "/// Get the dimensions of register pressure impacted by this "
 325      << "register unit.\n"
 326      << "/// Returns a -1 terminated array of pressure set IDs\n"
 327      << "const int* " << ClassName << "::\n"
 328      << "getRegUnitPressureSets(unsigned RegUnit) const {\n"
 329      << "  assert(RegUnit < " << RegBank.getNumNativeRegUnits()
 330      << " && \"invalid register unit\");\n";
 331   OS << "  static const " << getMinimalTypeForRange(PSetsSeqs.size() - 1, 32)
 332      << " RUSetStartTable[] = {\n    ";
 333   for (unsigned UnitIdx = 0, UnitEnd = RegBank.getNumNativeRegUnits();
 334        UnitIdx < UnitEnd; ++UnitIdx) {
 335     OS << PSetsSeqs.get(PSets[RegBank.getRegUnit(UnitIdx).RegClassUnitSetsIdx])
 336        << ",";
 337   }
 338   OS << "};\n"
 339      << "  return &RCSetsTable[RUSetStartTable[RegUnit]];\n"
 340      << "}\n\n";
 341 }
 342
 343 using DwarfRegNumsMapPair = std::pair<Record*, std::vector<int64_t>>;
 344 using DwarfRegNumsVecTy = std::vector<DwarfRegNumsMapPair>;
 345
 346 void finalizeDwarfRegNumsKeys(DwarfRegNumsVecTy &DwarfRegNums) {
 347   // Sort and unique to get a map-like vector. We want the last assignment to
 348   // match previous behaviour.
 349   std::stable_sort(DwarfRegNums.begin(), DwarfRegNums.end(),
 350                    on_first<LessRecordRegister>());
 351   // Warn about duplicate assignments.
 352   const Record *LastSeenReg = nullptr;
 353   for (const auto &X : DwarfRegNums) {
 354     const auto &Reg = X.first;
 355     // The only way LessRecordRegister can return equal is if they're the same
 356     // string. Use simple equality instead.
 357     if (LastSeenReg && Reg->getName() == LastSeenReg->getName())
 358       PrintWarning(Reg->getLoc(), Twine("DWARF numbers for register ") +
 359                                       getQualifiedName(Reg) +
 360                                       "specified multiple times");
 361     LastSeenReg = Reg;
 362   }
 363   auto Last = std::unique(
 364       DwarfRegNums.begin(), DwarfRegNums.end(),
 365       [](const DwarfRegNumsMapPair &A, const DwarfRegNumsMapPair &B) {
 366         return A.first->getName() == B.first->getName();
 367       });
 368   DwarfRegNums.erase(Last, DwarfRegNums.end());
 369 }
 370
 371 void RegisterInfoEmitter::EmitRegMappingTables(
 372     raw_ostream &OS, const std::deque<CodeGenRegister> &Regs, bool isCtor) {
 373   // Collect all information about dwarf register numbers
 374   DwarfRegNumsVecTy DwarfRegNums;
 375
 376   // First, just pull all provided information to the map
 377   unsigned maxLength = 0;
 378   for (auto &RE : Regs) {
 379     Record *Reg = RE.TheDef;
 380     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 381     maxLength = std::max((size_t)maxLength, RegNums.size());
 382     DwarfRegNums.emplace_back(Reg, std::move(RegNums));
 383   }
 384   finalizeDwarfRegNumsKeys(DwarfRegNums);
 385
 386   if (!maxLength)
 387     return;
 388
 389   // Now we know maximal length of number list. Append -1's, where needed
 390   for (DwarfRegNumsVecTy::iterator I = DwarfRegNums.begin(),
 391                                    E = DwarfRegNums.end();
 392        I != E; ++I)
 393     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 394       I->second.push_back(-1);
 395
 396   StringRef Namespace = Regs.front().TheDef->getValueAsString("Namespace");
 397
 398   OS << "// " << Namespace << " Dwarf<->LLVM register mappings.\n";
 399
 400   // Emit reverse information about the dwarf register numbers.
 401   for (unsigned j = 0; j < 2; ++j) {
 402     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 403       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 404       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 405       OS << i << "Dwarf2L[]";
 406
 407       if (!isCtor) {
 408         OS << " = {\n";
 409
 410         // Store the mapping sorted by the LLVM reg num so lookup can be done
 411         // with a binary search.
 412         std::map<uint64_t, Record*> Dwarf2LMap;
 413         for (DwarfRegNumsVecTy::iterator
 414                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 415           int DwarfRegNo = I->second[i];
 416           if (DwarfRegNo < 0)
 417             continue;
 418           Dwarf2LMap[DwarfRegNo] = I->first;
 419         }
 420
 421         for (std::map<uint64_t, Record*>::iterator
 422                I = Dwarf2LMap.begin(), E = Dwarf2LMap.end(); I != E; ++I)
 423           OS << "  { " << I->first << "U, " << getQualifiedName(I->second)
 424              << " },\n";
 425
 426         OS << "};\n";
 427       } else {
 428         OS << ";\n";
 429       }
 430
 431       // We have to store the size in a const global, it's used in multiple
 432       // places.
 433       OS << "extern const unsigned " << Namespace
 434          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "Dwarf2LSize";
 435       if (!isCtor)
 436         OS << " = array_lengthof(" << Namespace
 437            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 438            << "Dwarf2L);\n\n";
 439       else
 440         OS << ";\n\n";
 441     }
 442   }
 443
 444   for (auto &RE : Regs) {
 445     Record *Reg = RE.TheDef;
 446     const RecordVal *V = Reg->getValue("DwarfAlias");
 447     if (!V || !V->getValue())
 448       continue;
 449
 450     DefInit *DI = cast<DefInit>(V->getValue());
 451     Record *Alias = DI->getDef();
 452     const auto &AliasIter =
 453         std::lower_bound(DwarfRegNums.begin(), DwarfRegNums.end(), Alias,
 454                          [](const DwarfRegNumsMapPair &A, const Record *B) {
 455                            return LessRecordRegister()(A.first, B);
 456                          });
 457     assert(AliasIter != DwarfRegNums.end() && AliasIter->first == Alias &&
 458            "Expected Alias to be present in map");
 459     const auto &RegIter =
 460         std::lower_bound(DwarfRegNums.begin(), DwarfRegNums.end(), Reg,
 461                          [](const DwarfRegNumsMapPair &A, const Record *B) {
 462                            return LessRecordRegister()(A.first, B);
 463                          });
 464     assert(RegIter != DwarfRegNums.end() && RegIter->first == Reg &&
 465            "Expected Reg to be present in map");
 466     RegIter->second = AliasIter->second;
 467   }
 468
 469   // Emit information about the dwarf register numbers.
 470   for (unsigned j = 0; j < 2; ++j) {
 471     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 472       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 473       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 474       OS << i << "L2Dwarf[]";
 475       if (!isCtor) {
 476         OS << " = {\n";
 477         // Store the mapping sorted by the Dwarf reg num so lookup can be done
 478         // with a binary search.
 479         for (DwarfRegNumsVecTy::iterator
 480                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 481           int RegNo = I->second[i];
 482           if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 483             continue;
 484
 485           OS << "  { " << getQualifiedName(I->first) << ", " << RegNo
 486              << "U },\n";
 487         }
 488         OS << "};\n";
 489       } else {
 490         OS << ";\n";
 491       }
 492
 493       // We have to store the size in a const global, it's used in multiple
 494       // places.
 495       OS << "extern const unsigned " << Namespace
 496          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2DwarfSize";
 497       if (!isCtor)
 498         OS << " = array_lengthof(" << Namespace
 499            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2Dwarf);\n\n";
 500       else
 501         OS << ";\n\n";
 502     }
 503   }
 504 }
 505
 506 void RegisterInfoEmitter::EmitRegMapping(
 507     raw_ostream &OS, const std::deque<CodeGenRegister> &Regs, bool isCtor) {
 508   // Emit the initializer so the tables from EmitRegMappingTables get wired up
 509   // to the MCRegisterInfo object.
 510   unsigned maxLength = 0;
 511   for (auto &RE : Regs) {
 512     Record *Reg = RE.TheDef;
 513     maxLength = std::max((size_t)maxLength,
 514                          Reg->getValueAsListOfInts("DwarfNumbers").size());
 515   }
 516
 517   if (!maxLength)
 518     return;
 519
 520   StringRef Namespace = Regs.front().TheDef->getValueAsString("Namespace");
 521
 522   // Emit reverse information about the dwarf register numbers.
 523   for (unsigned j = 0; j < 2; ++j) {
 524     OS << "  switch (";
 525     if (j == 0)
 526       OS << "DwarfFlavour";
 527     else
 528       OS << "EHFlavour";
 529     OS << ") {\n"
 530      << "  default:\n"
 531      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 532
 533     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 534       OS << "  case " << i << ":\n";
 535       OS << "    ";
 536       if (!isCtor)
 537         OS << "RI->";
 538       std::string Tmp;
 539       raw_string_ostream(Tmp) << Namespace
 540                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 541                               << "Dwarf2L";
 542       OS << "mapDwarfRegsToLLVMRegs(" << Tmp << ", " << Tmp << "Size, ";
 543       if (j == 0)
 544           OS << "false";
 545         else
 546           OS << "true";
 547       OS << ");\n";
 548       OS << "    break;\n";
 549     }
 550     OS << "  }\n";
 551   }
 552
 553   // Emit information about the dwarf register numbers.
 554   for (unsigned j = 0; j < 2; ++j) {
 555     OS << "  switch (";
 556     if (j == 0)
 557       OS << "DwarfFlavour";
 558     else
 559       OS << "EHFlavour";
 560     OS << ") {\n"
 561        << "  default:\n"
 562        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 563
 564     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 565       OS << "  case " << i << ":\n";
 566       OS << "    ";
 567       if (!isCtor)
 568         OS << "RI->";
 569       std::string Tmp;
 570       raw_string_ostream(Tmp) << Namespace
 571                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 572                               << "L2Dwarf";
 573       OS << "mapLLVMRegsToDwarfRegs(" << Tmp << ", " << Tmp << "Size, ";
 574       if (j == 0)
 575           OS << "false";
 576         else
 577           OS << "true";
 578       OS << ");\n";
 579       OS << "    break;\n";
 580     }
 581     OS << "  }\n";
 582   }
 583 }
 584
 585 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 586 // Width is the number of bits per hex number.
 587 static void printBitVectorAsHex(raw_ostream &OS,
 588                                 const BitVector &Bits,
 589                                 unsigned Width) {
 590   assert(Width <= 32 && "Width too large");
 591   unsigned Digits = (Width + 3) / 4;
 592   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 593     unsigned Value = 0;
 594     for (unsigned j = 0; j != Width && i + j != e; ++j)
 595       Value |= Bits.test(i + j) << j;
 596     OS << format("0x%0*x, ", Digits, Value);
 597   }
 598 }
 599
 600 // Helper to emit a set of bits into a constant byte array.
 601 class BitVectorEmitter {
 602   BitVector Values;
 603 public:
 604   void add(unsigned v) {
 605     if (v >= Values.size())
 606       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 607     Values[v] = true;
 608   }
 609
 610   void print(raw_ostream &OS) {
 611     printBitVectorAsHex(OS, Values, 8);
 612   }
 613 };
 614
 615 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 616   OS << getEnumName(VT);
 617 }
 618
 619 static void printSubRegIndex(raw_ostream &OS, const CodeGenSubRegIndex *Idx) {
 620   OS << Idx->EnumValue;
 621 }
 622
 623 // Differentially encoded register and regunit lists allow for better
 624 // compression on regular register banks. The sequence is computed from the
 625 // differential list as:
 626 //
 627 //   out[0] = InitVal;
 628 //   out[n+1] = out[n] + diff[n]; // n = 0, 1, ...
 629 //
 630 // The initial value depends on the specific list. The list is terminated by a
 631 // 0 differential which means we can't encode repeated elements.
 632
 633 typedef SmallVector<uint16_t, 4> DiffVec;
 634 typedef SmallVector<LaneBitmask, 4> MaskVec;
 635
 636 // Differentially encode a sequence of numbers into V. The starting value and
 637 // terminating 0 are not added to V, so it will have the same size as List.
 638 static
 639 DiffVec &diffEncode(DiffVec &V, unsigned InitVal, SparseBitVector<> List) {
 640   assert(V.empty() && "Clear DiffVec before diffEncode.");
 641   uint16_t Val = uint16_t(InitVal);
 642
 643   for (uint16_t Cur : List) {
 644     V.push_back(Cur - Val);
 645     Val = Cur;
 646   }
 647   return V;
 648 }
 649
 650 template<typename Iter>
 651 static
 652 DiffVec &diffEncode(DiffVec &V, unsigned InitVal, Iter Begin, Iter End) {
 653   assert(V.empty() && "Clear DiffVec before diffEncode.");
 654   uint16_t Val = uint16_t(InitVal);
 655   for (Iter I = Begin; I != End; ++I) {
 656     uint16_t Cur = (*I)->EnumValue;
 657     V.push_back(Cur - Val);
 658     Val = Cur;
 659   }
 660   return V;
 661 }
 662
 663 static void printDiff16(raw_ostream &OS, uint16_t Val) {
 664   OS << Val;
 665 }
 666
 667 static void printMask(raw_ostream &OS, LaneBitmask Val) {
 668   OS << "LaneBitmask(0x" << PrintLaneMask(Val) << ')';
 669 }
 670
 671 // Try to combine Idx's compose map into Vec if it is compatible.
 672 // Return false if it's not possible.
 673 static bool combine(const CodeGenSubRegIndex *Idx,
 674                     SmallVectorImpl<CodeGenSubRegIndex*> &Vec) {
 675   const CodeGenSubRegIndex::CompMap &Map = Idx->getComposites();
 676   for (const auto &I : Map) {
 677     CodeGenSubRegIndex *&Entry = Vec[I.first->EnumValue - 1];
 678     if (Entry && Entry != I.second)
 679       return false;
 680   }
 681
 682   // All entries are compatible. Make it so.
 683   for (const auto &I : Map) {
 684     auto *&Entry = Vec[I.first->EnumValue - 1];
 685     assert((!Entry || Entry == I.second) &&
 686            "Expected EnumValue to be unique");
 687     Entry = I.second;
 688   }
 689   return true;
 690 }
 691
 692 void
 693 RegisterInfoEmitter::emitComposeSubRegIndices(raw_ostream &OS,
 694                                               CodeGenRegBank &RegBank,
 695                                               const std::string &ClName) {
 696   const auto &SubRegIndices = RegBank.getSubRegIndices();
 697   OS << "unsigned " << ClName
 698      << "::composeSubRegIndicesImpl(unsigned IdxA, unsigned IdxB) const {\n";
 699
 700   // Many sub-register indexes are composition-compatible, meaning that
 701   //
 702   //   compose(IdxA, IdxB) == compose(IdxA', IdxB)
 703   //
 704   // for many IdxA, IdxA' pairs. Not all sub-register indexes can be composed.
 705   // The illegal entries can be use as wildcards to compress the table further.
 706
 707   // Map each Sub-register index to a compatible table row.
 708   SmallVector<unsigned, 4> RowMap;
 709   SmallVector<SmallVector<CodeGenSubRegIndex*, 4>, 4> Rows;
 710
 711   auto SubRegIndicesSize =
 712       std::distance(SubRegIndices.begin(), SubRegIndices.end());
 713   for (const auto &Idx : SubRegIndices) {
 714     unsigned Found = ~0u;
 715     for (unsigned r = 0, re = Rows.size(); r != re; ++r) {
 716       if (combine(&Idx, Rows[r])) {
 717         Found = r;
 718         break;
 719       }
 720     }
 721     if (Found == ~0u) {
 722       Found = Rows.size();
 723       Rows.resize(Found + 1);
 724       Rows.back().resize(SubRegIndicesSize);
 725       combine(&Idx, Rows.back());
 726     }
 727     RowMap.push_back(Found);
 728   }
 729
 730   // Output the row map if there is multiple rows.
 731   if (Rows.size() > 1) {
 732     OS << "  static const " << getMinimalTypeForRange(Rows.size(), 32)
 733        << " RowMap[" << SubRegIndicesSize << "] = {\n    ";
 734     for (unsigned i = 0, e = SubRegIndicesSize; i != e; ++i)
 735       OS << RowMap[i] << ", ";
 736     OS << "\n  };\n";
 737   }
 738
 739   // Output the rows.
 740   OS << "  static const " << getMinimalTypeForRange(SubRegIndicesSize + 1, 32)
 741      << " Rows[" << Rows.size() << "][" << SubRegIndicesSize << "] = {\n";
 742   for (unsigned r = 0, re = Rows.size(); r != re; ++r) {
 743     OS << "    { ";
 744     for (unsigned i = 0, e = SubRegIndicesSize; i != e; ++i)
 745       if (Rows[r][i])
 746         OS << Rows[r][i]->EnumValue << ", ";
 747       else
 748         OS << "0, ";
 749     OS << "},\n";
 750   }
 751   OS << "  };\n\n";
 752
 753   OS << "  --IdxA; assert(IdxA < " << SubRegIndicesSize << ");\n"
 754      << "  --IdxB; assert(IdxB < " << SubRegIndicesSize << ");\n";
 755   if (Rows.size() > 1)
 756     OS << "  return Rows[RowMap[IdxA]][IdxB];\n";
 757   else
 758     OS << "  return Rows[0][IdxB];\n";
 759   OS << "}\n\n";
 760 }
 761
 762 void
 763 RegisterInfoEmitter::emitComposeSubRegIndexLaneMask(raw_ostream &OS,
 764                                                     CodeGenRegBank &RegBank,
 765                                                     const std::string &ClName) {
 766   // See the comments in computeSubRegLaneMasks() for our goal here.
 767   const auto &SubRegIndices = RegBank.getSubRegIndices();
 768
 769   // Create a list of Mask+Rotate operations, with equivalent entries merged.
 770   SmallVector<unsigned, 4> SubReg2SequenceIndexMap;
 771   SmallVector<SmallVector<MaskRolPair, 1>, 4> Sequences;
 772   for (const auto &Idx : SubRegIndices) {
 773     const SmallVector<MaskRolPair, 1> &IdxSequence
 774       = Idx.CompositionLaneMaskTransform;
 775
 776     unsigned Found = ~0u;
 777     unsigned SIdx = 0;
 778     unsigned NextSIdx;
 779     for (size_t s = 0, se = Sequences.size(); s != se; ++s, SIdx = NextSIdx) {
 780       SmallVectorImpl<MaskRolPair> &Sequence = Sequences[s];
 781       NextSIdx = SIdx + Sequence.size() + 1;
 782       if (Sequence == IdxSequence) {
 783         Found = SIdx;
 784         break;
 785       }
 786     }
 787     if (Found == ~0u) {
 788       Sequences.push_back(IdxSequence);
 789       Found = SIdx;
 790     }
 791     SubReg2SequenceIndexMap.push_back(Found);
 792   }
 793
 794   OS << "  struct MaskRolOp {\n"
 795         "    LaneBitmask Mask;\n"
 796         "    uint8_t  RotateLeft;\n"
 797         "  };\n"
 798         "  static const MaskRolOp LaneMaskComposeSequences[] = {\n";
 799   unsigned Idx = 0;
 800   for (size_t s = 0, se = Sequences.size(); s != se; ++s) {
 801     OS << "    ";
 802     const SmallVectorImpl<MaskRolPair> &Sequence = Sequences[s];
 803     for (size_t p = 0, pe = Sequence.size(); p != pe; ++p) {
 804       const MaskRolPair &P = Sequence[p];
 805       printMask(OS << "{ ", P.Mask);
 806       OS << format(", %2u }, ", P.RotateLeft);
 807     }
 808     OS << "{ LaneBitmask::getNone(), 0 }";
 809     if (s+1 != se)
 810       OS << ", ";
 811     OS << "  // Sequence " << Idx << "\n";
 812     Idx += Sequence.size() + 1;
 813   }
 814   OS << "  };\n"
 815         "  static const MaskRolOp *const CompositeSequences[] = {\n";
 816   for (size_t i = 0, e = SubRegIndices.size(); i != e; ++i) {
 817     OS << "    ";
 818     unsigned Idx = SubReg2SequenceIndexMap[i];
 819     OS << format("&LaneMaskComposeSequences[%u]", Idx);
 820     if (i+1 != e)
 821       OS << ",";
 822     OS << " // to " << SubRegIndices[i].getName() << "\n";
 823   }
 824   OS << "  };\n\n";
 825
 826   OS << "LaneBitmask " << ClName
 827      << "::composeSubRegIndexLaneMaskImpl(unsigned IdxA, LaneBitmask LaneMask)"
 828         " const {\n"
 829         "  --IdxA; assert(IdxA < " << SubRegIndices.size()
 830      << " && \"Subregister index out of bounds\");\n"
 831         "  LaneBitmask Result;\n"
 832         "  for (const MaskRolOp *Ops = CompositeSequences[IdxA]; Ops->Mask.any(); ++Ops) {\n"
 833         "    LaneBitmask::Type M = LaneMask.getAsInteger() & Ops->Mask.getAsInteger();\n"
 834         "    if (unsigned S = Ops->RotateLeft)\n"
 835         "      Result |= LaneBitmask((M << S) | (M >> (LaneBitmask::BitWidth - S)));\n"
 836         "    else\n"
 837         "      Result |= LaneBitmask(M);\n"
 838         "  }\n"
 839         "  return Result;\n"
 840         "}\n\n";
 841
 842   OS << "LaneBitmask " << ClName
 843      << "::reverseComposeSubRegIndexLaneMaskImpl(unsigned IdxA, "
 844         " LaneBitmask LaneMask) const {\n"
 845         "  LaneMask &= getSubRegIndexLaneMask(IdxA);\n"
 846         "  --IdxA; assert(IdxA < " << SubRegIndices.size()
 847      << " && \"Subregister index out of bounds\");\n"
 848         "  LaneBitmask Result;\n"
 849         "  for (const MaskRolOp *Ops = CompositeSequences[IdxA]; Ops->Mask.any(); ++Ops) {\n"
 850         "    LaneBitmask::Type M = LaneMask.getAsInteger();\n"
 851         "    if (unsigned S = Ops->RotateLeft)\n"
 852         "      Result |= LaneBitmask((M >> S) | (M << (LaneBitmask::BitWidth - S)));\n"
 853         "    else\n"
 854         "      Result |= LaneBitmask(M);\n"
 855         "  }\n"
 856         "  return Result;\n"
 857         "}\n\n";
 858 }
 859
 860 //
 861 // runMCDesc - Print out MC register descriptions.
 862 //
 863 void
 864 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 865                                CodeGenRegBank &RegBank) {
 866   emitSourceFileHeader("MC Register Information", OS);
 867
 868   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 869   OS << "#undef GET_REGINFO_MC_DESC\n\n";
 870
 871   const auto &Regs = RegBank.getRegisters();
 872
 873   auto &SubRegIndices = RegBank.getSubRegIndices();
 874   // The lists of sub-registers and super-registers go in the same array.  That
 875   // allows us to share suffixes.
 876   typedef std::vector<const CodeGenRegister*> RegVec;
 877
 878   // Differentially encoded lists.
 879   SequenceToOffsetTable<DiffVec> DiffSeqs;
 880   SmallVector<DiffVec, 4> SubRegLists(Regs.size());
 881   SmallVector<DiffVec, 4> SuperRegLists(Regs.size());
 882   SmallVector<DiffVec, 4> RegUnitLists(Regs.size());
 883   SmallVector<unsigned, 4> RegUnitInitScale(Regs.size());
 884
 885   // List of lane masks accompanying register unit sequences.
 886   SequenceToOffsetTable<MaskVec> LaneMaskSeqs;
 887   SmallVector<MaskVec, 4> RegUnitLaneMasks(Regs.size());
 888
 889   // Keep track of sub-register names as well. These are not differentially
 890   // encoded.
 891   typedef SmallVector<const CodeGenSubRegIndex*, 4> SubRegIdxVec;
 892   SequenceToOffsetTable<SubRegIdxVec, deref<llvm::less>> SubRegIdxSeqs;
 893   SmallVector<SubRegIdxVec, 4> SubRegIdxLists(Regs.size());
 894
 895   SequenceToOffsetTable<std::string> RegStrings;
 896
 897   // Precompute register lists for the SequenceToOffsetTable.
 898   unsigned i = 0;
 899   for (auto I = Regs.begin(), E = Regs.end(); I != E; ++I, ++i) {
 900     const auto &Reg = *I;
 901     RegStrings.add(Reg.getName());
 902
 903     // Compute the ordered sub-register list.
 904     SetVector<const CodeGenRegister*> SR;
 905     Reg.addSubRegsPreOrder(SR, RegBank);
 906     diffEncode(SubRegLists[i], Reg.EnumValue, SR.begin(), SR.end());
 907     DiffSeqs.add(SubRegLists[i]);
 908
 909     // Compute the corresponding sub-register indexes.
 910     SubRegIdxVec &SRIs = SubRegIdxLists[i];
 911     for (const CodeGenRegister *S : SR)
 912       SRIs.push_back(Reg.getSubRegIndex(S));
 913     SubRegIdxSeqs.add(SRIs);
 914
 915     // Super-registers are already computed.
 916     const RegVec &SuperRegList = Reg.getSuperRegs();
 917     diffEncode(SuperRegLists[i], Reg.EnumValue, SuperRegList.begin(),
 918                SuperRegList.end());
 919     DiffSeqs.add(SuperRegLists[i]);
 920
 921     // Differentially encode the register unit list, seeded by register number.
 922     // First compute a scale factor that allows more diff-lists to be reused:
 923     //
 924     //   D0 -> (S0, S1)
 925     //   D1 -> (S2, S3)
 926     //
 927     // A scale factor of 2 allows D0 and D1 to share a diff-list. The initial
 928     // value for the differential decoder is the register number multiplied by
 929     // the scale.
 930     //
 931     // Check the neighboring registers for arithmetic progressions.
 932     unsigned ScaleA = ~0u, ScaleB = ~0u;
 933     SparseBitVector<> RUs = Reg.getNativeRegUnits();
 934     if (I != Regs.begin() &&
 935         std::prev(I)->getNativeRegUnits().count() == RUs.count())
 936       ScaleB = *RUs.begin() - *std::prev(I)->getNativeRegUnits().begin();
 937     if (std::next(I) != Regs.end() &&
 938         std::next(I)->getNativeRegUnits().count() == RUs.count())
 939       ScaleA = *std::next(I)->getNativeRegUnits().begin() - *RUs.begin();
 940     unsigned Scale = std::min(ScaleB, ScaleA);
 941     // Default the scale to 0 if it can't be encoded in 4 bits.
 942     if (Scale >= 16)
 943       Scale = 0;
 944     RegUnitInitScale[i] = Scale;
 945     DiffSeqs.add(diffEncode(RegUnitLists[i], Scale * Reg.EnumValue, RUs));
 946
 947     const auto &RUMasks = Reg.getRegUnitLaneMasks();
 948     MaskVec &LaneMaskVec = RegUnitLaneMasks[i];
 949     assert(LaneMaskVec.empty());
 950     LaneMaskVec.insert(LaneMaskVec.begin(), RUMasks.begin(), RUMasks.end());
 951     // Terminator mask should not be used inside of the list.
 952 #ifndef NDEBUG
 953     for (LaneBitmask M : LaneMaskVec) {
 954       assert(!M.all() && "terminator mask should not be part of the list");
 955     }
 956 #endif
 957     LaneMaskSeqs.add(LaneMaskVec);
 958   }
 959
 960   // Compute the final layout of the sequence table.
 961   DiffSeqs.layout();
 962   LaneMaskSeqs.layout();
 963   SubRegIdxSeqs.layout();
 964
 965   OS << "namespace llvm {\n\n";
 966
 967   const std::string &TargetName = Target.getName();
 968
 969   // Emit the shared table of differential lists.
 970   OS << "extern const MCPhysReg " << TargetName << "RegDiffLists[] = {\n";
 971   DiffSeqs.emit(OS, printDiff16);
 972   OS << "};\n\n";
 973
 974   // Emit the shared table of regunit lane mask sequences.
 975   OS << "extern const LaneBitmask " << TargetName << "LaneMaskLists[] = {\n";
 976   LaneMaskSeqs.emit(OS, printMask, "LaneBitmask::getAll()");
 977   OS << "};\n\n";
 978
 979   // Emit the table of sub-register indexes.
 980   OS << "extern const uint16_t " << TargetName << "SubRegIdxLists[] = {\n";
 981   SubRegIdxSeqs.emit(OS, printSubRegIndex);
 982   OS << "};\n\n";
 983
 984   // Emit the table of sub-register index sizes.
 985   OS << "extern const MCRegisterInfo::SubRegCoveredBits "
 986      << TargetName << "SubRegIdxRanges[] = {\n";
 987   OS << "  { " << (uint16_t)-1 << ", " << (uint16_t)-1 << " },\n";
 988   for (const auto &Idx : SubRegIndices) {
 989     OS << "  { " << Idx.Offset << ", " << Idx.Size << " },\t// "
 990        << Idx.getName() << "\n";
 991   }
 992   OS << "};\n\n";
 993
 994   // Emit the string table.
 995   RegStrings.layout();
 996   OS << "extern const char " << TargetName << "RegStrings[] = {\n";
 997   RegStrings.emit(OS, printChar);
 998   OS << "};\n\n";
 999
1000   OS << "extern const MCRegisterDesc " << TargetName
1001      << "RegDesc[] = { // Descriptors\n";
1002   OS << "  { " << RegStrings.get("") << ", 0, 0, 0, 0, 0 },\n";
1003
1004   // Emit the register descriptors now.
1005   i = 0;
1006   for (const auto &Reg : Regs) {
1007     OS << "  { " << RegStrings.get(Reg.getName()) << ", "
1008        << DiffSeqs.get(SubRegLists[i]) << ", " << DiffSeqs.get(SuperRegLists[i])
1009        << ", " << SubRegIdxSeqs.get(SubRegIdxLists[i]) << ", "
1010        << (DiffSeqs.get(RegUnitLists[i]) * 16 + RegUnitInitScale[i]) << ", "
1011        << LaneMaskSeqs.get(RegUnitLaneMasks[i]) << " },\n";
1012     ++i;
1013   }
1014   OS << "};\n\n";      // End of register descriptors...
1015
1016   // Emit the table of register unit roots. Each regunit has one or two root
1017   // registers.
1018   OS << "extern const MCPhysReg " << TargetName << "RegUnitRoots[][2] = {\n";
1019   for (unsigned i = 0, e = RegBank.getNumNativeRegUnits(); i != e; ++i) {
1020     ArrayRef<const CodeGenRegister*> Roots = RegBank.getRegUnit(i).getRoots();
1021     assert(!Roots.empty() && "All regunits must have a root register.");
1022     assert(Roots.size() <= 2 && "More than two roots not supported yet.");
1023     OS << "  { " << getQualifiedName(Roots.front()->TheDef);
1024     for (unsigned r = 1; r != Roots.size(); ++r)
1025       OS << ", " << getQualifiedName(Roots[r]->TheDef);
1026     OS << " },\n";
1027   }
1028   OS << "};\n\n";
1029
1030   const auto &RegisterClasses = RegBank.getRegClasses();
1031
1032   // Loop over all of the register classes... emitting each one.
1033   OS << "namespace {     // Register classes...\n";
1034
1035   SequenceToOffsetTable<std::string> RegClassStrings;
1036
1037   // Emit the register enum value arrays for each RegisterClass
1038   for (const auto &RC : RegisterClasses) {
1039     ArrayRef<Record*> Order = RC.getOrder();
1040
1041     // Give the register class a legal C name if it's anonymous.
1042     const std::string &Name = RC.getName();
1043
1044     RegClassStrings.add(Name);
1045
1046     // Emit the register list now.
1047     OS << "  // " << Name << " Register Class...\n"
1048        << "  const MCPhysReg " << Name
1049        << "[] = {\n    ";
1050     for (Record *Reg : Order) {
1051       OS << getQualifiedName(Reg) << ", ";
1052     }
1053     OS << "\n  };\n\n";
1054
1055     OS << "  // " << Name << " Bit set.\n"
1056        << "  const uint8_t " << Name
1057        << "Bits[] = {\n    ";
1058     BitVectorEmitter BVE;
1059     for (Record *Reg : Order) {
1060       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
1061     }
1062     BVE.print(OS);
1063     OS << "\n  };\n\n";
1064
1065   }
1066   OS << "} // end anonymous namespace\n\n";
1067
1068   RegClassStrings.layout();
1069   OS << "extern const char " << TargetName << "RegClassStrings[] = {\n";
1070   RegClassStrings.emit(OS, printChar);
1071   OS << "};\n\n";
1072
1073   OS << "extern const MCRegisterClass " << TargetName
1074      << "MCRegisterClasses[] = {\n";
1075
1076   for (const auto &RC : RegisterClasses) {
1077     assert(isInt<8>(RC.CopyCost) && "Copy cost too large.");
1078     OS << "  { " << RC.getName() << ", " << RC.getName() << "Bits, "
1079        << RegClassStrings.get(RC.getName()) << ", "
1080        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
1081        << RC.getQualifiedName() + "RegClassID" << ", "
1082        << RC.CopyCost << ", "
1083        << ( RC.Allocatable ? "true" : "false" ) << " },\n";
1084   }
1085
1086   OS << "};\n\n";
1087
1088   EmitRegMappingTables(OS, Regs, false);
1089
1090   // Emit Reg encoding table
1091   OS << "extern const uint16_t " << TargetName;
1092   OS << "RegEncodingTable[] = {\n";
1093   // Add entry for NoRegister
1094   OS << "  0,\n";
1095   for (const auto &RE : Regs) {
1096     Record *Reg = RE.TheDef;
1097     BitsInit *BI = Reg->getValueAsBitsInit("HWEncoding");
1098     uint64_t Value = 0;
1099     for (unsigned b = 0, be = BI->getNumBits(); b != be; ++b) {
1100       if (BitInit *B = dyn_cast<BitInit>(BI->getBit(b)))
1101         Value |= (uint64_t)B->getValue() << b;
1102     }
1103     OS << "  " << Value << ",\n";
1104   }
1105   OS << "};\n";       // End of HW encoding table
1106
1107   // MCRegisterInfo initialization routine.
1108   OS << "static inline void Init" << TargetName
1109      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
1110      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) "
1111         "{\n"
1112      << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
1113      << Regs.size() + 1 << ", RA, PC, " << TargetName << "MCRegisterClasses, "
1114      << RegisterClasses.size() << ", " << TargetName << "RegUnitRoots, "
1115      << RegBank.getNumNativeRegUnits() << ", " << TargetName << "RegDiffLists, "
1116      << TargetName << "LaneMaskLists, " << TargetName << "RegStrings, "
1117      << TargetName << "RegClassStrings, " << TargetName << "SubRegIdxLists, "
1118      << (std::distance(SubRegIndices.begin(), SubRegIndices.end()) + 1) << ",\n"
1119      << TargetName << "SubRegIdxRanges, " << TargetName
1120      << "RegEncodingTable);\n\n";
1121
1122   EmitRegMapping(OS, Regs, false);
1123
1124   OS << "}\n\n";
1125
1126   OS << "} // end namespace llvm\n\n";
1127   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
1128 }
1129
1130 void
1131 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
1132                                      CodeGenRegBank &RegBank) {
1133   emitSourceFileHeader("Register Information Header Fragment", OS);
1134
1135   OS << "\n#ifdef GET_REGINFO_HEADER\n";
1136   OS << "#undef GET_REGINFO_HEADER\n\n";
1137
1138   const std::string &TargetName = Target.getName();
1139   std::string ClassName = TargetName + "GenRegisterInfo";
1140
1141   OS << "#include \"llvm/CodeGen/TargetRegisterInfo.h\"\n\n";
1142
1143   OS << "namespace llvm {\n\n";
1144
1145   OS << "class " << TargetName << "FrameLowering;\n\n";
1146
1147   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
1148      << "  explicit " << ClassName
1149      << "(unsigned RA, unsigned D = 0, unsigned E = 0,\n"
1150      << "      unsigned PC = 0, unsigned HwMode = 0);\n";
1151   if (!RegBank.getSubRegIndices().empty()) {
1152     OS << "  unsigned composeSubRegIndicesImpl"
1153        << "(unsigned, unsigned) const override;\n"
1154        << "  LaneBitmask composeSubRegIndexLaneMaskImpl"
1155        << "(unsigned, LaneBitmask) const override;\n"
1156        << "  LaneBitmask reverseComposeSubRegIndexLaneMaskImpl"
1157        << "(unsigned, LaneBitmask) const override;\n"
1158        << "  const TargetRegisterClass *getSubClassWithSubReg"
1159        << "(const TargetRegisterClass*, unsigned) const override;\n";
1160   }
1161   OS << "  const RegClassWeight &getRegClassWeight("
1162      << "const TargetRegisterClass *RC) const override;\n"
1163      << "  unsigned getRegUnitWeight(unsigned RegUnit) const override;\n"
1164      << "  unsigned getNumRegPressureSets() const override;\n"
1165      << "  const char *getRegPressureSetName(unsigned Idx) const override;\n"
1166      << "  unsigned getRegPressureSetLimit(const MachineFunction &MF, unsigned "
1167         "Idx) const override;\n"
1168      << "  const int *getRegClassPressureSets("
1169      << "const TargetRegisterClass *RC) const override;\n"
1170      << "  const int *getRegUnitPressureSets("
1171      << "unsigned RegUnit) const override;\n"
1172      << "  ArrayRef<const char *> getRegMaskNames() const override;\n"
1173      << "  ArrayRef<const uint32_t *> getRegMasks() const override;\n"
1174      << "  /// Devirtualized TargetFrameLowering.\n"
1175      << "  static const " << TargetName << "FrameLowering *getFrameLowering(\n"
1176      << "      const MachineFunction &MF);\n"
1177      << "};\n\n";
1178
1179   const auto &RegisterClasses = RegBank.getRegClasses();
1180
1181   if (!RegisterClasses.empty()) {
1182     OS << "namespace " << RegisterClasses.front().Namespace
1183        << " { // Register classes\n";
1184
1185     for (const auto &RC : RegisterClasses) {
1186       const std::string &Name = RC.getName();
1187
1188       // Output the extern for the instance.
1189       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
1190     }
1191     OS << "} // end namespace " << RegisterClasses.front().Namespace << "\n\n";
1192   }
1193   OS << "} // end namespace llvm\n\n";
1194   OS << "#endif // GET_REGINFO_HEADER\n\n";
1195 }
1196
1197 //
1198 // runTargetDesc - Output the target register and register file descriptions.
1199 //
1200 void
1201 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
1202                                    CodeGenRegBank &RegBank){
1203   emitSourceFileHeader("Target Register and Register Classes Information", OS);
1204
1205   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
1206   OS << "#undef GET_REGINFO_TARGET_DESC\n\n";
1207
1208   OS << "namespace llvm {\n\n";
1209
1210   // Get access to MCRegisterClass data.
1211   OS << "extern const MCRegisterClass " << Target.getName()
1212      << "MCRegisterClasses[];\n";
1213
1214   // Start out by emitting each of the register classes.
1215   const auto &RegisterClasses = RegBank.getRegClasses();
1216   const auto &SubRegIndices = RegBank.getSubRegIndices();
1217
1218   // Collect all registers belonging to any allocatable class.
1219   std::set<Record*> AllocatableRegs;
1220
1221   // Collect allocatable registers.
1222   for (const auto &RC : RegisterClasses) {
1223     ArrayRef<Record*> Order = RC.getOrder();
1224
1225     if (RC.Allocatable)
1226       AllocatableRegs.insert(Order.begin(), Order.end());
1227   }
1228
1229   const CodeGenHwModes &CGH = Target.getHwModes();
1230   unsigned NumModes = CGH.getNumModeIds();
1231
1232   // Build a shared array of value types.
1233   SequenceToOffsetTable<std::vector<MVT::SimpleValueType>> VTSeqs;
1234   for (unsigned M = 0; M < NumModes; ++M) {
1235     for (const auto &RC : RegisterClasses) {
1236       std::vector<MVT::SimpleValueType> S;
1237       for (const ValueTypeByHwMode &VVT : RC.VTs)
1238         S.push_back(VVT.get(M).SimpleTy);
1239       VTSeqs.add(S);
1240     }
1241   }
1242   VTSeqs.layout();
1243   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
1244   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
1245   OS << "};\n";
1246
1247   // Emit SubRegIndex names, skipping 0.
1248   OS << "\nstatic const char *const SubRegIndexNameTable[] = { \"";
1249
1250   for (const auto &Idx : SubRegIndices) {
1251     OS << Idx.getName();
1252     OS << "\", \"";
1253   }
1254   OS << "\" };\n\n";
1255
1256   // Emit SubRegIndex lane masks, including 0.
1257   OS << "\nstatic const LaneBitmask SubRegIndexLaneMaskTable[] = {\n  "
1258         "LaneBitmask::getAll(),\n";
1259   for (const auto &Idx : SubRegIndices) {
1260     printMask(OS << "  ", Idx.LaneMask);
1261     OS << ", // " << Idx.getName() << '\n';
1262   }
1263   OS << " };\n\n";
1264
1265   OS << "\n";
1266
1267   // Now that all of the structs have been emitted, emit the instances.
1268   if (!RegisterClasses.empty()) {
1269     OS << "\nstatic const TargetRegisterInfo::RegClassInfo RegClassInfos[]"
1270        << " = {\n";
1271     for (unsigned M = 0; M < NumModes; ++M) {
1272       unsigned EV = 0;
1273       OS << "  // Mode = " << M << " (";
1274       if (M == 0)
1275         OS << "Default";
1276       else
1277         OS << CGH.getMode(M).Name;
1278       OS << ")\n";
1279       for (const auto &RC : RegisterClasses) {
1280         assert(RC.EnumValue == EV++ && "Unexpected order of register classes");
1281         (void)EV;
1282         const RegSizeInfo &RI = RC.RSI.get(M);
1283         OS << "  { " << RI.RegSize << ", " << RI.SpillSize << ", "
1284            << RI.SpillAlignment;
1285         std::vector<MVT::SimpleValueType> VTs;
1286         for (const ValueTypeByHwMode &VVT : RC.VTs)
1287           VTs.push_back(VVT.get(M).SimpleTy);
1288         OS << ", VTLists+" << VTSeqs.get(VTs) << " },    // "
1289            << RC.getName() << '\n';
1290       }
1291     }
1292     OS << "};\n";
1293
1294
1295     OS << "\nstatic const TargetRegisterClass *const "
1296        << "NullRegClasses[] = { nullptr };\n\n";
1297
1298     // Emit register class bit mask tables. The first bit mask emitted for a
1299     // register class, RC, is the set of sub-classes, including RC itself.
1300     //
1301     // If RC has super-registers, also create a list of subreg indices and bit
1302     // masks, (Idx, Mask). The bit mask has a bit for every superreg regclass,
1303     // SuperRC, that satisfies:
1304     //
1305     //   For all SuperReg in SuperRC: SuperReg:Idx in RC
1306     //
1307     // The 0-terminated list of subreg indices starts at:
1308     //
1309     //   RC->getSuperRegIndices() = SuperRegIdxSeqs + ...
1310     //
1311     // The corresponding bitmasks follow the sub-class mask in memory. Each
1312     // mask has RCMaskWords uint32_t entries.
1313     //
1314     // Every bit mask present in the list has at least one bit set.
1315
1316     // Compress the sub-reg index lists.
1317     typedef std::vector<const CodeGenSubRegIndex*> IdxList;
1318     SmallVector<IdxList, 8> SuperRegIdxLists(RegisterClasses.size());
1319     SequenceToOffsetTable<IdxList, deref<llvm::less>> SuperRegIdxSeqs;
1320     BitVector MaskBV(RegisterClasses.size());
1321
1322     for (const auto &RC : RegisterClasses) {
1323       OS << "static const uint32_t " << RC.getName()
1324          << "SubClassMask[] = {\n  ";
1325       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
1326
1327       // Emit super-reg class masks for any relevant SubRegIndices that can
1328       // project into RC.
1329       IdxList &SRIList = SuperRegIdxLists[RC.EnumValue];
1330       for (auto &Idx : SubRegIndices) {
1331         MaskBV.reset();
1332         RC.getSuperRegClasses(&Idx, MaskBV);
1333         if (MaskBV.none())
1334           continue;
1335         SRIList.push_back(&Idx);
1336         OS << "\n  ";
1337         printBitVectorAsHex(OS, MaskBV, 32);
1338         OS << "// " << Idx.getName();
1339       }
1340       SuperRegIdxSeqs.add(SRIList);
1341       OS << "\n};\n\n";
1342     }
1343
1344     OS << "static const uint16_t SuperRegIdxSeqs[] = {\n";
1345     SuperRegIdxSeqs.layout();
1346     SuperRegIdxSeqs.emit(OS, printSubRegIndex);
1347     OS << "};\n\n";
1348
1349     // Emit NULL terminated super-class lists.
1350     for (const auto &RC : RegisterClasses) {
1351       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
1352
1353       // Skip classes without supers.  We can reuse NullRegClasses.
1354       if (Supers.empty())
1355         continue;
1356
1357       OS << "static const TargetRegisterClass *const "
1358          << RC.getName() << "Superclasses[] = {\n";
1359       for (const auto *Super : Supers)
1360         OS << "  &" << Super->getQualifiedName() << "RegClass,\n";
1361       OS << "  nullptr\n};\n\n";
1362     }
1363
1364     // Emit methods.
1365     for (const auto &RC : RegisterClasses) {
1366       if (!RC.AltOrderSelect.empty()) {
1367         OS << "\nstatic inline unsigned " << RC.getName()
1368            << "AltOrderSelect(const MachineFunction &MF) {"
1369            << RC.AltOrderSelect << "}\n\n"
1370            << "static ArrayRef<MCPhysReg> " << RC.getName()
1371            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
1372         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
1373           ArrayRef<Record*> Elems = RC.getOrder(oi);
1374           if (!Elems.empty()) {
1375             OS << "  static const MCPhysReg AltOrder" << oi << "[] = {";
1376             for (unsigned elem = 0; elem != Elems.size(); ++elem)
1377               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
1378             OS << " };\n";
1379           }
1380         }
1381         OS << "  const MCRegisterClass &MCR = " << Target.getName()
1382            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
1383            << "  const ArrayRef<MCPhysReg> Order[] = {\n"
1384            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
1385         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
1386           if (RC.getOrder(oi).empty())
1387             OS << "),\n    ArrayRef<MCPhysReg>(";
1388           else
1389             OS << "),\n    makeArrayRef(AltOrder" << oi;
1390         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
1391            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
1392            << ");\n  return Order[Select];\n}\n";
1393       }
1394     }
1395
1396     // Now emit the actual value-initialized register class instances.
1397     OS << "\nnamespace " << RegisterClasses.front().Namespace
1398        << " {   // Register class instances\n";
1399
1400     for (const auto &RC : RegisterClasses) {
1401       OS << "  extern const TargetRegisterClass " << RC.getName()
1402          << "RegClass = {\n    " << '&' << Target.getName()
1403          << "MCRegisterClasses[" << RC.getName() << "RegClassID],\n    "
1404          << RC.getName() << "SubClassMask,\n    SuperRegIdxSeqs + "
1405          << SuperRegIdxSeqs.get(SuperRegIdxLists[RC.EnumValue]) << ",\n    ";
1406       printMask(OS, RC.LaneMask);
1407       OS << ",\n    " << (unsigned)RC.AllocationPriority << ",\n    "
1408          << (RC.HasDisjunctSubRegs?"true":"false")
1409          << ", /* HasDisjunctSubRegs */\n    "
1410          << (RC.CoveredBySubRegs?"true":"false")
1411          << ", /* CoveredBySubRegs */\n    ";
1412       if (RC.getSuperClasses().empty())
1413         OS << "NullRegClasses,\n    ";
1414       else
1415         OS << RC.getName() << "Superclasses,\n    ";
1416       if (RC.AltOrderSelect.empty())
1417         OS << "nullptr\n";
1418       else
1419         OS << RC.getName() << "GetRawAllocationOrder\n";
1420       OS << "  };\n\n";
1421     }
1422
1423     OS << "} // end namespace " << RegisterClasses.front().Namespace << "\n";
1424   }
1425
1426   OS << "\nnamespace {\n";
1427   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
1428   for (const auto &RC : RegisterClasses)
1429     OS << "    &" << RC.getQualifiedName() << "RegClass,\n";
1430   OS << "  };\n";
1431   OS << "} // end anonymous namespace\n";
1432
1433   // Emit extra information about registers.
1434   const std::string &TargetName = Target.getName();
1435   OS << "\nstatic const TargetRegisterInfoDesc "
1436      << TargetName << "RegInfoDesc[] = { // Extra Descriptors\n";
1437   OS << "  { 0, false },\n";
1438
1439   const auto &Regs = RegBank.getRegisters();
1440   for (const auto &Reg : Regs) {
1441     OS << "  { ";
1442     OS << Reg.CostPerUse << ", "
1443        << ( AllocatableRegs.count(Reg.TheDef) != 0 ? "true" : "false" )
1444        << " },\n";
1445   }
1446   OS << "};\n";      // End of register descriptors...
1447
1448
1449   std::string ClassName = Target.getName().str() + "GenRegisterInfo";
1450
1451   auto SubRegIndicesSize =
1452       std::distance(SubRegIndices.begin(), SubRegIndices.end());
1453
1454   if (!SubRegIndices.empty()) {
1455     emitComposeSubRegIndices(OS, RegBank, ClassName);
1456     emitComposeSubRegIndexLaneMask(OS, RegBank, ClassName);
1457   }
1458
1459   // Emit getSubClassWithSubReg.
1460   if (!SubRegIndices.empty()) {
1461     OS << "const TargetRegisterClass *" << ClassName
1462        << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
1463        << " const {\n";
1464     // Use the smallest type that can hold a regclass ID with room for a
1465     // sentinel.
1466     if (RegisterClasses.size() < UINT8_MAX)
1467       OS << "  static const uint8_t Table[";
1468     else if (RegisterClasses.size() < UINT16_MAX)
1469       OS << "  static const uint16_t Table[";
1470     else
1471       PrintFatalError("Too many register classes.");
1472     OS << RegisterClasses.size() << "][" << SubRegIndicesSize << "] = {\n";
1473     for (const auto &RC : RegisterClasses) {
1474       OS << "    {\t// " << RC.getName() << "\n";
1475       for (auto &Idx : SubRegIndices) {
1476         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(&Idx))
1477           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx.getName()
1478              << " -> " << SRC->getName() << "\n";
1479         else
1480           OS << "      0,\t// " << Idx.getName() << "\n";
1481       }
1482       OS << "    },\n";
1483     }
1484     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
1485        << "  if (!Idx) return RC;\n  --Idx;\n"
1486        << "  assert(Idx < " << SubRegIndicesSize << " && \"Bad subreg\");\n"
1487        << "  unsigned TV = Table[RC->getID()][Idx];\n"
1488        << "  return TV ? getRegClass(TV - 1) : nullptr;\n}\n\n";
1489   }
1490
1491   EmitRegUnitPressure(OS, RegBank, ClassName);
1492
1493   // Emit the constructor of the class...
1494   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
1495   OS << "extern const MCPhysReg " << TargetName << "RegDiffLists[];\n";
1496   OS << "extern const LaneBitmask " << TargetName << "LaneMaskLists[];\n";
1497   OS << "extern const char " << TargetName << "RegStrings[];\n";
1498   OS << "extern const char " << TargetName << "RegClassStrings[];\n";
1499   OS << "extern const MCPhysReg " << TargetName << "RegUnitRoots[][2];\n";
1500   OS << "extern const uint16_t " << TargetName << "SubRegIdxLists[];\n";
1501   OS << "extern const MCRegisterInfo::SubRegCoveredBits "
1502      << TargetName << "SubRegIdxRanges[];\n";
1503   OS << "extern const uint16_t " << TargetName << "RegEncodingTable[];\n";
1504
1505   EmitRegMappingTables(OS, Regs, true);
1506
1507   OS << ClassName << "::\n" << ClassName
1508      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour,\n"
1509         "      unsigned PC, unsigned HwMode)\n"
1510      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
1511      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() << ",\n"
1512      << "             SubRegIndexNameTable, SubRegIndexLaneMaskTable,\n"
1513      << "             ";
1514   printMask(OS, RegBank.CoveringLanes);
1515   OS << ", RegClassInfos, HwMode) {\n"
1516      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, " << Regs.size() + 1
1517      << ", RA, PC,\n                     " << TargetName
1518      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
1519      << "                     " << TargetName << "RegUnitRoots,\n"
1520      << "                     " << RegBank.getNumNativeRegUnits() << ",\n"
1521      << "                     " << TargetName << "RegDiffLists,\n"
1522      << "                     " << TargetName << "LaneMaskLists,\n"
1523      << "                     " << TargetName << "RegStrings,\n"
1524      << "                     " << TargetName << "RegClassStrings,\n"
1525      << "                     " << TargetName << "SubRegIdxLists,\n"
1526      << "                     " << SubRegIndicesSize + 1 << ",\n"
1527      << "                     " << TargetName << "SubRegIdxRanges,\n"
1528      << "                     " << TargetName << "RegEncodingTable);\n\n";
1529
1530   EmitRegMapping(OS, Regs, true);
1531
1532   OS << "}\n\n";
1533
1534   // Emit CalleeSavedRegs information.
1535   std::vector<Record*> CSRSets =
1536     Records.getAllDerivedDefinitions("CalleeSavedRegs");
1537   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
1538     Record *CSRSet = CSRSets[i];
1539     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
1540     assert(Regs && "Cannot expand CalleeSavedRegs instance");
1541
1542     // Emit the *_SaveList list of callee-saved registers.
1543     OS << "static const MCPhysReg " << CSRSet->getName()
1544        << "_SaveList[] = { ";
1545     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
1546       OS << getQualifiedName((*Regs)[r]) << ", ";
1547     OS << "0 };\n";
1548
1549     // Emit the *_RegMask bit mask of call-preserved registers.
1550     BitVector Covered = RegBank.computeCoveredRegisters(*Regs);
1551
1552     // Check for an optional OtherPreserved set.
1553     // Add those registers to RegMask, but not to SaveList.
1554     if (DagInit *OPDag =
1555         dyn_cast<DagInit>(CSRSet->getValueInit("OtherPreserved"))) {
1556       SetTheory::RecSet OPSet;
1557       RegBank.getSets().evaluate(OPDag, OPSet, CSRSet->getLoc());
1558       Covered |= RegBank.computeCoveredRegisters(
1559         ArrayRef<Record*>(OPSet.begin(), OPSet.end()));
1560     }
1561
1562     OS << "static const uint32_t " << CSRSet->getName()
1563        << "_RegMask[] = { ";
1564     printBitVectorAsHex(OS, Covered, 32);
1565     OS << "};\n";
1566   }
1567   OS << "\n\n";
1568
1569   OS << "ArrayRef<const uint32_t *> " << ClassName
1570      << "::getRegMasks() const {\n";
1571   if (!CSRSets.empty()) {
1572     OS << "  static const uint32_t *const Masks[] = {\n";
1573     for (Record *CSRSet : CSRSets)
1574       OS << "    " << CSRSet->getName() << "_RegMask,\n";
1575     OS << "  };\n";
1576     OS << "  return makeArrayRef(Masks);\n";
1577   } else {
1578     OS << "  return None;\n";
1579   }
1580   OS << "}\n\n";
1581
1582   OS << "ArrayRef<const char *> " << ClassName
1583      << "::getRegMaskNames() const {\n";
1584   if (!CSRSets.empty()) {
1585   OS << "  static const char *const Names[] = {\n";
1586     for (Record *CSRSet : CSRSets)
1587       OS << "    " << '"' << CSRSet->getName() << '"' << ",\n";
1588     OS << "  };\n";
1589     OS << "  return makeArrayRef(Names);\n";
1590   } else {
1591     OS << "  return None;\n";
1592   }
1593   OS << "}\n\n";
1594
1595   OS << "const " << TargetName << "FrameLowering *\n" << TargetName
1596      << "GenRegisterInfo::getFrameLowering(const MachineFunction &MF) {\n"
1597      << "  return static_cast<const " << TargetName << "FrameLowering *>(\n"
1598      << "      MF.getSubtarget().getFrameLowering());\n"
1599      << "}\n\n";
1600
1601   OS << "} // end namespace llvm\n\n";
1602   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
1603 }
1604
1605 void RegisterInfoEmitter::run(raw_ostream &OS) {
1606   CodeGenRegBank &RegBank = Target.getRegBank();
1607   runEnums(OS, Target, RegBank);
1608   runMCDesc(OS, Target, RegBank);
1609   runTargetHeader(OS, Target, RegBank);
1610   runTargetDesc(OS, Target, RegBank);
1611
1612   if (RegisterInfoDebug)
1613     debugDump(errs());
1614 }
1615
1616 void RegisterInfoEmitter::debugDump(raw_ostream &OS) {
1617   CodeGenRegBank &RegBank = Target.getRegBank();
1618   const CodeGenHwModes &CGH = Target.getHwModes();
1619   unsigned NumModes = CGH.getNumModeIds();
1620   auto getModeName = [CGH] (unsigned M) -> StringRef {
1621     if (M == 0)
1622       return "Default";
1623     return CGH.getMode(M).Name;
1624   };
1625
1626   for (const CodeGenRegisterClass &RC : RegBank.getRegClasses()) {
1627     OS << "RegisterClass " << RC.getName() << ":\n";
1628     OS << "\tSpillSize: {";
1629     for (unsigned M = 0; M != NumModes; ++M)
1630       OS << ' ' << getModeName(M) << ':' << RC.RSI.get(M).SpillSize;
1631     OS << " }\n\tSpillAlignment: {";
1632     for (unsigned M = 0; M != NumModes; ++M)
1633       OS << ' ' << getModeName(M) << ':' << RC.RSI.get(M).SpillAlignment;
1634     OS << " }\n\tNumRegs: " << RC.getMembers().size() << '\n';
1635     OS << "\tLaneMask: " << PrintLaneMask(RC.LaneMask) << '\n';
1636     OS << "\tHasDisjunctSubRegs: " << RC.HasDisjunctSubRegs << '\n';
1637     OS << "\tCoveredBySubRegs: " << RC.CoveredBySubRegs << '\n';
1638     OS << "\tRegs:";
1639     for (const CodeGenRegister *R : RC.getMembers()) {
1640       OS << " " << R->getName();
1641     }
1642     OS << '\n';
1643     OS << "\tSubClasses:";
1644     const BitVector &SubClasses = RC.getSubClasses();
1645     for (const CodeGenRegisterClass &SRC : RegBank.getRegClasses()) {
1646       if (!SubClasses.test(SRC.EnumValue))
1647         continue;
1648       OS << " " << SRC.getName();
1649     }
1650     OS << '\n';
1651     OS << "\tSuperClasses:";
1652     for (const CodeGenRegisterClass *SRC : RC.getSuperClasses()) {
1653       OS << " " << SRC->getName();
1654     }
1655     OS << '\n';
1656   }
1657
1658   for (const CodeGenSubRegIndex &SRI : RegBank.getSubRegIndices()) {
1659     OS << "SubRegIndex " << SRI.getName() << ":\n";
1660     OS << "\tLaneMask: " << PrintLaneMask(SRI.LaneMask) << '\n';
1661     OS << "\tAllSuperRegsCovered: " << SRI.AllSuperRegsCovered << '\n';
1662   }
1663
1664   for (const CodeGenRegister &R : RegBank.getRegisters()) {
1665     OS << "Register " << R.getName() << ":\n";
1666     OS << "\tCostPerUse: " << R.CostPerUse << '\n';
1667     OS << "\tCoveredBySubregs: " << R.CoveredBySubRegs << '\n';
1668     OS << "\tHasDisjunctSubRegs: " << R.HasDisjunctSubRegs << '\n';
1669     for (std::pair<CodeGenSubRegIndex*,CodeGenRegister*> P : R.getSubRegs()) {
1670       OS << "\tSubReg " << P.first->getName()
1671          << " = " << P.second->getName() << '\n';
1672     }
1673   }
1674 }
1675
1676 namespace llvm {
1677
1678 void EmitRegisterInfo(RecordKeeper &RK, raw_ostream &OS) {
1679   RegisterInfoEmitter(RK).run(OS);
1680 }
1681
1682 } // end namespace llvm