drm/msm/a5xx: Add support for Adreno 506 GPU

This GPU is found on SoCs such as MSM8953 (650 MHz), SDM450 (600 MHz),
SDM632 (725 MHz).

Signed-off-by: Vladimir Lypak <vladimir.lypak@gmail.com>
Link: https://lore.kernel.org/r/20211212160333.980343-1-vladimir.lypak@gmail.com
Signed-off-by: Rob Clark <robdclark@chromium.org>

diff --git a/drivers/gpu/drm/msm/adreno/a5xx_gpu.c b/drivers/gpu/drm/msm/adreno/a5xx_gpu.c
index a95977e..e3f25be 100644 (file)
--- a/drivers/gpu/drm/msm/adreno/a5xx_gpu.c
+++ b/drivers/gpu/drm/msm/adreno/a5xx_gpu.c
@@ -439,7 +439,7 @@ void a5xx_set_hwcg(struct msm_gpu *gpu, bool state)
        const struct adreno_five_hwcg_regs *regs;
        unsigned int i, sz;
 
-       if (adreno_is_a508(adreno_gpu)) {
+       if (adreno_is_a506(adreno_gpu) || adreno_is_a508(adreno_gpu)) {
                regs = a50x_hwcg;
                sz = ARRAY_SIZE(a50x_hwcg);
        } else if (adreno_is_a509(adreno_gpu) || adreno_is_a512(adreno_gpu)) {
@@ -483,7 +483,7 @@ static int a5xx_me_init(struct msm_gpu *gpu)
        OUT_RING(ring, 0x00000000);
 
        /* Specify workarounds for various microcode issues */
-       if (adreno_is_a530(adreno_gpu)) {
+       if (adreno_is_a506(adreno_gpu) || adreno_is_a530(adreno_gpu)) {
                /* Workaround for token end syncs
                 * Force a WFI after every direct-render 3D mode draw and every
                 * 2D mode 3 draw
@@ -618,8 +618,16 @@ static int a5xx_ucode_init(struct msm_gpu *gpu)
 
 static int a5xx_zap_shader_resume(struct msm_gpu *gpu)
 {
+       struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
        int ret;
 
+       /*
+        * Adreno 506 have CPZ Retention feature and doesn't require
+        * to resume zap shader
+        */
+       if (adreno_is_a506(adreno_gpu))
+               return 0;
+
        ret = qcom_scm_set_remote_state(SCM_GPU_ZAP_SHADER_RESUME, GPU_PAS_ID);
        if (ret)
                DRM_ERROR("%s: zap-shader resume failed: %d\n",
@@ -731,9 +739,10 @@ static int a5xx_hw_init(struct msm_gpu *gpu)
                0x00100000 + adreno_gpu->gmem - 1);
        gpu_write(gpu, REG_A5XX_UCHE_GMEM_RANGE_MAX_HI, 0x00000000);
 
-       if (adreno_is_a508(adreno_gpu) || adreno_is_a510(adreno_gpu)) {
+       if (adreno_is_a506(adreno_gpu) || adreno_is_a508(adreno_gpu) ||
+           adreno_is_a510(adreno_gpu)) {
                gpu_write(gpu, REG_A5XX_CP_MEQ_THRESHOLDS, 0x20);
-               if (adreno_is_a508(adreno_gpu))
+               if (adreno_is_a506(adreno_gpu) || adreno_is_a508(adreno_gpu))
                        gpu_write(gpu, REG_A5XX_CP_MERCIU_SIZE, 0x400);
                else
                        gpu_write(gpu, REG_A5XX_CP_MERCIU_SIZE, 0x20);
@@ -749,7 +758,7 @@ static int a5xx_hw_init(struct msm_gpu *gpu)
                gpu_write(gpu, REG_A5XX_CP_ROQ_THRESHOLDS_1, 0x40201B16);
        }
 
-       if (adreno_is_a508(adreno_gpu))
+       if (adreno_is_a506(adreno_gpu) || adreno_is_a508(adreno_gpu))
                gpu_write(gpu, REG_A5XX_PC_DBG_ECO_CNTL,
                          (0x100 << 11 | 0x100 << 22));
        else if (adreno_is_a509(adreno_gpu) || adreno_is_a510(adreno_gpu) ||
@@ -767,8 +776,8 @@ static int a5xx_hw_init(struct msm_gpu *gpu)
         * Disable the RB sampler datapath DP2 clock gating optimization
         * for 1-SP GPUs, as it is enabled by default.
         */
-       if (adreno_is_a508(adreno_gpu) || adreno_is_a509(adreno_gpu) ||
-           adreno_is_a512(adreno_gpu))
+       if (adreno_is_a506(adreno_gpu) || adreno_is_a508(adreno_gpu) ||
+           adreno_is_a509(adreno_gpu) || adreno_is_a512(adreno_gpu))
                gpu_rmw(gpu, REG_A5XX_RB_DBG_ECO_CNTL, 0, (1 << 9));
 
        /* Disable UCHE global filter as SP can invalidate/flush independently */
@@ -849,9 +858,9 @@ static int a5xx_hw_init(struct msm_gpu *gpu)
        /* UCHE */
        gpu_write(gpu, REG_A5XX_CP_PROTECT(16), ADRENO_PROTECT_RW(0xE80, 16));
 
-       if (adreno_is_a508(adreno_gpu) || adreno_is_a509(adreno_gpu) ||
-           adreno_is_a510(adreno_gpu) || adreno_is_a512(adreno_gpu) ||
-           adreno_is_a530(adreno_gpu))
+       if (adreno_is_a506(adreno_gou) || adreno_is_a508(adreno_gpu) ||
+           adreno_is_a509(adreno_gpu) || adreno_is_a510(adreno_gpu) ||
+           adreno_is_a512(adreno_gpu) || adreno_is_a530(adreno_gpu))
                gpu_write(gpu, REG_A5XX_CP_PROTECT(17),
                        ADRENO_PROTECT_RW(0x10000, 0x8000));
 
@@ -893,8 +902,7 @@ static int a5xx_hw_init(struct msm_gpu *gpu)
        if (ret)
                return ret;
 
-       if (!(adreno_is_a508(adreno_gpu) || adreno_is_a509(adreno_gpu) ||
-             adreno_is_a510(adreno_gpu) || adreno_is_a512(adreno_gpu)))
+       if (adreno_is_a530(adreno_gpu) || adreno_is_a540(adreno_gpu))
                a5xx_gpmu_ucode_init(gpu);
 
        ret = a5xx_ucode_init(gpu);
@@ -1344,7 +1352,7 @@ static int a5xx_pm_resume(struct msm_gpu *gpu)
        if (ret)
                return ret;
 
-       /* Adreno 508, 509, 510, 512 needs manual RBBM sus/res control */
+       /* Adreno 506, 508, 509, 510, 512 needs manual RBBM sus/res control */
        if (!(adreno_is_a530(adreno_gpu) || adreno_is_a540(adreno_gpu))) {
                /* Halt the sp_input_clk at HM level */
                gpu_write(gpu, REG_A5XX_RBBM_CLOCK_CNTL, 0x00000055);
@@ -1387,8 +1395,9 @@ static int a5xx_pm_suspend(struct msm_gpu *gpu)
        u32 mask = 0xf;
        int i, ret;
 
-       /* A508, A510 have 3 XIN ports in VBIF */
-       if (adreno_is_a508(adreno_gpu) || adreno_is_a510(adreno_gpu))
+       /* A506, A508, A510 have 3 XIN ports in VBIF */
+       if (adreno_is_a506(adreno_gpu) || adreno_is_a508(adreno_gpu) ||
+           adreno_is_a510(adreno_gpu))
                mask = 0x7;
 
        /* Clear the VBIF pipe before shutting down */

diff --git a/drivers/gpu/drm/msm/adreno/adreno_device.c b/drivers/gpu/drm/msm/adreno/adreno_device.c
index 66e2fb7..9300583 100644 (file)
--- a/drivers/gpu/drm/msm/adreno/adreno_device.c
+++ b/drivers/gpu/drm/msm/adreno/adreno_device.c
@@ -132,6 +132,24 @@ static const struct adreno_info gpulist[] = {
                .inactive_period = DRM_MSM_INACTIVE_PERIOD,
                .init  = a4xx_gpu_init,
        }, {
+               .rev   = ADRENO_REV(5, 0, 6, ANY_ID),
+               .revn = 506,
+               .name = "A506",
+               .fw = {
+                       [ADRENO_FW_PM4] = "a530_pm4.fw",
+                       [ADRENO_FW_PFP] = "a530_pfp.fw",
+               },
+               .gmem = (SZ_128K + SZ_8K),
+               /*
+                * Increase inactive period to 250 to avoid bouncing
+                * the GDSC which appears to make it grumpy
+                */
+               .inactive_period = 250,
+               .quirks = ADRENO_QUIRK_TWO_PASS_USE_WFI |
+                         ADRENO_QUIRK_LMLOADKILL_DISABLE,
+               .init = a5xx_gpu_init,
+               .zapfw = "a506_zap.mdt",
+       }, {
                .rev   = ADRENO_REV(5, 0, 8, ANY_ID),
                .revn = 508,
                .name = "A508",

diff --git a/drivers/gpu/drm/msm/adreno/adreno_gpu.h b/drivers/gpu/drm/msm/adreno/adreno_gpu.h
index 6762308..cffabe7 100644 (file)
--- a/drivers/gpu/drm/msm/adreno/adreno_gpu.h
+++ b/drivers/gpu/drm/msm/adreno/adreno_gpu.h
@@ -201,6 +201,11 @@ static inline int adreno_is_a430(struct adreno_gpu *gpu)
        return gpu->revn == 430;
 }
 
+static inline int adreno_is_a506(struct adreno_gpu *gpu)
+{
+       return gpu->revn == 506;
+}
+
 static inline int adreno_is_a508(struct adreno_gpu *gpu)
 {
        return gpu->revn == 508;