lpc1768.cfg

   1 # NXP LPC1768 Cortex-M3 with 512kB Flash and 32kB+32kB Local On-Chip SRAM,
   2 # # LPC17xx chips support both JTAG and SWD transports.
   3 # # Adapt based on what transport is active.
   4 # source [find target/swj-dp.tcl]
   5 if { [info exists CHIPNAME] } {
   6         set  _CHIPNAME $CHIPNAME
   7 } else {
   8         set  _CHIPNAME lpc1768
   9 }
  10 # After reset the chip is clocked by the ~4MHz internal RC oscillator.
  11 # When board-specific code (reset-init handler or device firmware)
  12 # configures another oscillator and/or PLL0, set CCLK to match; if
  13 # you don't, then flash erase and write operations may misbehave.
  14 # (The ROM code doing those updates cares about core clock speed...)
  15 #
  16 # CCLK is the core clock frequency in KHz
  17 if { [info exists CCLK ] } {
  18         set _CCLK $CCLK
  19 } else {
  20         set _CCLK 4000
  21 }
  22 if { [info exists CPUTAPID ] } {
  23         set _CPUTAPID $CPUTAPID
  24 } else {
  25         set _CPUTAPID 0x4ba00477
  26 }
  27 #delays on reset lines
  28 #adapter_nsrst_delay 200
  29 jtag_ntrst_delay 200
  30 # LPC2000 & LPC1700 -> SRST causes TRST
  31 reset_config srst_pulls_trst
  32 jtag newtap $_CHIPNAME cpu -irlen 4 -expected-id $_CPUTAPID
  33 #swj_newdap $_CHIPNAME cpu -irlen 4 -expected-id $_CPUTAPID
  34 set _TARGETNAME $_CHIPNAME.cpu
  35 target create $_TARGETNAME cortex_m3 -chain-position $_TARGETNAME
  36 # LPC1768 has 32kB of SRAM In the ARMv7-M "Code" area (at 0x10000000)
  37 # and 32K more on AHB, in the ARMv7-M "SRAM" area, (at 0x2007c000).
  38 $_TARGETNAME configure -work-area-phys 0x10000000 -work-area-size 0x8000
  39 # LPC1768 has 512kB of flash memory, managed by ROM code (including a
  40 # boot loader which verifies the flash exception table's checksum).
  41 # flash bank (name) lpc2000 (base) (size) 0 0 (target#) (variant) (clock) [calc checksum]
  42 set _FLASHNAME $_CHIPNAME.flash
  43 # flash bank $_FLASHNAME lpc2000 0x0 0x80000 0 0 $_TARGETNAME lpc1700 $_CCLK calc_checksum
  44 flash bank $_FLASHNAME lpc2000 0x0 0x80000 0 0 $_TARGETNAME lpc1700 100000
  45
  46 # Run with *real slow* clock by default since the
  47 # boot rom could have been playing with the PLL, so
  48 # we have no idea what clock the target is running at.
  49 jtag_khz 100
  50 $_TARGETNAME configure -event reset-init {
  51         # Do not remap 0x0000-0x0020 to anything but the flash (i.e. select
  52         # "User Flash Mode" where interrupt vectors are _not_ remapped,
  53         # and reside in flash instead).
  54         #
  55         # See Table 612. Memory Mapping Control register (MEMMAP - 0x400F C040) bit description
  56         # Bit Symbol Value Description Reset
  57         # value
  58         # 0 MAP Memory map control. 0
  59         # 0 Boot mode. A portion of the Boot ROM is mapped to address 0.
  60         # 1 User mode. The on-chip Flash memory is mapped to address 0.
  61         # 31:1 - Reserved. The value read from a reserved bit is not defined. NA
  62         #
  63         # http://ics.nxp.com/support/documents/microcontrollers/?scope=LPC1768&type=user
  64         mww 0x400FC040 0x01
  65 }
  66 init
  67 reset init