utilsrc/srcX86MAC64/Admin/gdb-7.7.1/sim/testsuite/sim/bfin/c_dsp32mac_dr_a0_t.s

   1 //Original:/testcases/core/c_dsp32mac_dr_a0_t/c_dsp32mac_dr_a0_t.dsp
   2 // Spec Reference: dsp32mac dr a0 t (truncation)
   3 # mach: bfin
   4
   5 .include "testutils.inc"
   6         start
   7
   8
   9
  10
  11 A1 = A0 = 0;
  12
  13 // The result accumulated in A , and stored to a reg half
  14 imm32 r0, 0xa3545abd;
  15 imm32 r1, 0xbdbcfec7;
  16 imm32 r2, 0xc1248679;
  17 imm32 r3, 0xd0069007;
  18 imm32 r4, 0xefbc4569;
  19 imm32 r5, 0xcd35500b;
  20 imm32 r6, 0xe00c800d;
  21 imm32 r7, 0xf78e900f;
  22 A1 = R1.L * R0.L, R0.L = ( A0 = R1.L * R0.L ) (T);
  23 R1 = A0.w;
  24 A1 -= R2.L * R3.H, R2.L = ( A0 = R2.H * R3.L ) (T);
  25 R3 = A0.w;
  26 A1 -= R4.H * R5.L, R4.L = ( A0 += R4.H * R5.H ) (T);
  27 R5 = A0.w;
  28 A1 = R6.H * R7.H, R6.L = ( A0 += R6.L * R7.H ) (T);
  29 R7 = A0.w;
  30 CHECKREG r0, 0xA354FF22;
  31 CHECKREG r1, 0xFF221DD6;
  32 CHECKREG r2, 0xC12436FD;
  33 CHECKREG r3, 0x36FD0FF8;
  34 CHECKREG r4, 0xEFBC3D71;
  35 CHECKREG r5, 0x3D716BD0;
  36 CHECKREG r6, 0xE00C45E2;
  37 CHECKREG r7, 0x45E2903C;
  38
  39 // The result accumulated in A , and stored to a reg half (MNOP)
  40 imm32 r0, 0x63548abd;
  41 imm32 r1, 0x7dbcfec7;
  42 imm32 r2, 0xa1245679;
  43 imm32 r3, 0xb0069007;
  44 imm32 r4, 0xcfbc4569;
  45 imm32 r5, 0xd235c00b;
  46 imm32 r6, 0xe00ca00d;
  47 imm32 r7, 0x678e700f;
  48 R0.L = ( A0 = R1.L * R0.L ) (T);
  49 R1 = A0.w;
  50 R2.L = ( A0 += R2.L * R3.H ) (T);
  51 R3 = A0.w;
  52 R4.L = ( A0 -= R4.H * R5.L ) (T);
  53 R5 = A0.w;
  54 R6.L = ( A0 = R6.H * R7.H ) (T);
  55 R7 = A0.w;
  56 CHECKREG r0, 0x6354011E;
  57 CHECKREG r1, 0x011EBDD6;
  58 CHECKREG r2, 0xA124CB17;
  59 CHECKREG r3, 0xCB172B82;
  60 CHECKREG r4, 0xCFBCB2F9;
  61 CHECKREG r5, 0xB2F9515A;
  62 CHECKREG r6, 0xE00CE626;
  63 CHECKREG r7, 0xE6263550;
  64
  65 // The result accumulated in A , and stored to a reg half (MNOP)
  66 imm32 r0, 0x5354babd;
  67 imm32 r1, 0x6dbcdec7;
  68 imm32 r2, 0x7124e679;
  69 imm32 r3, 0x80067007;
  70 imm32 r4, 0x9fbc4569;
  71 imm32 r5, 0xa235900b;
  72 imm32 r6, 0xb00c300d;
  73 imm32 r7, 0xc78ea00f;
  74 R0.L = ( A0 -= R1.L * R0.L ) (T);
  75 R1 = A0.w;
  76 R2.L = ( A0 = R2.H * R3.L ) (T);
  77 R3 = A0.w;
  78 R4.L = ( A0 -= R4.H * R5.H ) (T);
  79 R5 = A0.w;
  80 R6.L = ( A0 += R6.L * R7.H ) (T);
  81 R7 = A0.w;
  82 CHECKREG r0, 0x5354D42C;
  83 CHECKREG r1, 0xD42C177A;
  84 CHECKREG r2, 0x71246305;
  85 CHECKREG r3, 0x6305AFF8;
  86 CHECKREG r4, 0x9FBC1C7B;
  87 CHECKREG r5, 0x1C7B9C20;
  88 CHECKREG r6, 0xB00C074B;
  89 CHECKREG r7, 0x074B208C;
  90
  91 // The result accumulated in A , and stored to a reg half
  92 imm32 r0, 0x33545abd;
  93 imm32 r1, 0x5dbcfec7;
  94 imm32 r2, 0x71245679;
  95 imm32 r3, 0x90060007;
  96 imm32 r4, 0xafbc4569;
  97 imm32 r5, 0xd235900b;
  98 imm32 r6, 0xc00ca00d;
  99 imm32 r7, 0x678ed00f;
 100 A1 = R1.L * R0.L (M), R0.L = ( A0 += R1.L * R0.L ) (T);
 101 R1 = A0.w;
 102 A1 += R2.L * R3.H (M), R2.L = ( A0 -= R2.H * R3.L ) (T);
 103 R3 = A0.w;
 104 A1 += R4.H * R5.L (M), R4.L = ( A0 = R4.H * R5.H ) (T);
 105 R5 = A0.w;
 106 A1 -= R6.H * R7.H (M), R6.L = ( A0 += R6.L * R7.H ) (T);
 107 R7 = A0.w;
 108 CHECKREG r0, 0x3354066D;
 109 CHECKREG r1, 0x066D3E62;
 110 CHECKREG r2, 0x71240667;
 111 CHECKREG r3, 0x06670E6A;
 112 CHECKREG r4, 0xAFBC1CB7;
 113 CHECKREG r5, 0x1CB733D8;
 114 CHECKREG r6, 0xC00CCF17;
 115 CHECKREG r7, 0xCF173844;
 116
 117
 118
 119 pass