MSP430FR5739.inc

   1 ; MSP430fr5739.inc
   2 ; MSP430FR5739 minimal declarations for FastForth usage
   3 DEVICE = "MSP430FR5739"
   4
   5
   6 ; ----------------------------------------------
   7 ; MSP430FR5739 MEMORY MAP
   8 ; ----------------------------------------------
   9 ; 0000-0FFF = peripherals (4 KB)
  10 ; 1000-17FF = ROM bootstrap loader BSL0..3 (4x512 B)
  11 ; 1800-187F = info B (FRAM 128 B)
  12 ; 1880-18FF = info A (FRAM 128 B)
  13 ; 1900-19FF = N/A (mirrored into info A/B)
  14 ; 1A00-1A7F = TLV device descriptor info (FRAM 128 B)
  15 ; 1A80-1BFF = unused (385 B)
  16 ; 1C00-1FFF = RAM (1 KB)
  17 ; 2000-C1FF = unused (41472 B)
  18 ; C200-FF7F = code memory (FRAM 15743 B)
  19 ; FF80-FFFF = interrupt vectors (FRAM 127 B)
  20 ; ----------------------------------------------
  21 PAGESIZE        .equ 512         ; MPU unit
  22 ; ----------------------------------------------
  23 ; FRAM                          ; INFO B, A, TLV
  24 ; ----------------------------------------------
  25 INFO_ORG        .equ 01800h
  26 INFO_LEN        .equ 00100h
  27 INFOB_ORG       .equ 01800h
  28 INFOB_LEN       .equ 00080h
  29 INFOA_ORG       .equ 01880h
  30 INFOA_LEN       .equ 00080h
  31 ; ----------------------------------------------
  32 TLV_ORG         .equ 01A00h      ; Device Descriptor Info (Tag-Lenght-Value)
  33 TLV_LEN         .equ 00080h      ;
  34 ; ----------------------------------------------
  35 ; RAM
  36 ; ----------------------------------------------
  37 RAM_ORG         .equ 01C00h
  38 RAM_LEN         .equ 00400h
  39 ; ----------------------------------------------
  40 ; FRAM
  41 ; ----------------------------------------------
  42 MAIN_ORG        .equ 0C200h      ; Code space start
  43 SIGNATURES      .equ 0FF80h      ; JTAG/BSL signatures
  44 JTAG_SIG1       .equ 0FF80h      ; if 0 (electronic fuse=0) enable JTAG/SBW; must be reset by wipe.
  45 JTAG_SIG2       .equ 0FF82h      ; if JTAG_SIG1=0xAAAA, length of password string @ JTAG_PASSWORD
  46 BSL_SIG1        .equ 0FF84h      ;
  47 BSL_SIG2        .equ 0FF86h      ;
  48 JTAG_PASSWORD   .equ 0FF88h      ; 256 bits
  49 VECT_ORG        .equ 0FFCEh      ; FFCE-FFFF
  50 VECT_LEN        .equ 32h
  51 BSL_PASSWORD    .equ 0FFE0h      ; 256 bits
  52 ; ----------------------------------------------
  53
  54
  55
  56 ; ----------------------------------------------
  57 ; Interrupt Vectors and signatures - MSP430FR57xx
  58 ; ----------------------------------------------
  59
  60 ;    .org    SIGNATURES
  61 ;;Start of JTAG and BSL signatures
  62 ;        .word   0           ; JTAG signature 1
  63 ;        .word   0           ; JTAG signature 2
  64 ;        .word   0 ; 5555h   ; BSL signature 1 ; disable BSL
  65 ;        .word   0           ; BSL signature 2
  66 ;
  67 ;    .org JTAG_PASSWORD     ;Start of JTAG PASSWORD
  68 ;
  69 ;    .org    INTVECT         ; FFCE-FFFF 24 vectors + reset
  70 ;        .word  reset        ; $FFCE  -  RTC_B
  71 ;        .word  reset        ; $FFD0  -  I/O Port 4
  72 ;        .word  reset        ; $FFD2  -  I/O Port 3
  73 ;        .word  reset        ; $FFD4  -  TB2_1
  74 ;        .word  reset        ; $FFD6  -  TB2_0
  75 ;        .word  reset        ; $FFD8  -  I/O Port 2
  76 ;        .word  reset        ; $FFDA  -  TB1_1
  77 ;        .word  reset        ; $FFDC  -  TB1_0
  78 ;        .word  reset        ; $FFDE  -  I/O Port 1
  79 ;;   .org BSL_PASSWORD       ;Start of BSL PASSWORD
  80 ;        .word  reset        ; $FFE0  -  TA1_1
  81 ;        .word  reset        ; $FFE2  -  TA1_0
  82 ;        .word  reset        ; $FFE4  -  DMA
  83 ;        .word  reset        ; $FFE6  -  eUSCI_A1
  84 ;        .word  reset        ; $FFE8  -  TA0_1
  85 ;        .word  reset        ; $FFEA  -  TA0_0
  86 ;        .word  reset        ; $FFEC  -  ADC10_B
  87 ;        .word  reset        ; $FFEE  -  eUSCI_B0
  88 ;        .word  reset        ; $FFF0  -  eUSCI_A0
  89 ;        .word  reset        ; $FFF2  -  Watchdog
  90 ;        .word  reset        ; $FFF4  -  TB0_1
  91 ;        .word  reset        ; $FFF6  -  TB0_0
  92 ;        .word  reset        ; $FFF8  -  COMP_D
  93 ;        .word  reset        ; $FFFA  -  userNMI
  94 ;        .word  reset        ; $FFFC  -  sysNMI
  95 ;        .word  reset        ; $FFFE  -  reset
  96
  97
  98
  99 ; ----------------------------------------------------------------------
 100 ; MSP430FR5739 Peripheral File Map
 101 ; ----------------------------------------------------------------------
 102 SFR_SFR         .equ 0100h           ; Special function
 103 PMM_SFR         .equ 0120h           ; PMM
 104 FRAM_SFR        .equ 0140h           ; FRAM control
 105 CRC16_SFR       .equ 0150h
 106 WDT_A_SFR       .equ 015Ch           ; Watchdog
 107 CS_SFR          .equ 0160h
 108 SYS_SFR         .equ 0180h           ; SYS
 109 REF_SFR         .equ 01B0h           ; REF
 110 PA_SFR          .equ 0200h           ; PORT1/2
 111 PB_SFR          .equ 0220h           ; PORT3/4
 112 PJ_SFR          .equ 0320h           ; PORTJ
 113 TA0_SFR         .equ 0340h
 114 TA1_SFR         .equ 0380h
 115 TB0_SFR         .equ 03C0h
 116 TB1_SFR         .equ 0400h
 117 TB2_SFR         .equ 0440h
 118 RTC_B_SFR       .equ 04A0h
 119 MPY_SFR         .equ 04C0h
 120 DMA_CTRL_SFR    .equ 0500h
 121 DMA_CHN0_SFR    .equ 0510h
 122 DMA_CHN1_SFR    .equ 0520h
 123 DMA_CHN2_SFR    .equ 0530h
 124 MPU_SFR         .equ 05A0h           ; memory protect unit
 125 eUSCI_A0_SFR    .equ 05C0h           ; eUSCI_A0
 126 eUSCI_A1_SFR    .equ 05E0h           ; eUSCI_A1
 127 eUSCI_B0_SFR    .equ 0640h           ; eUSCI_B0
 128 ADC10_B_SFR     .equ 0700h
 129 COMP_D_SFR      .equ 08C0h
 130
 131 ; ----------------------------------------------------------------------
 132 ; POWER ON RESET AND INITIALIZATION : LOCK I/O as high impedance state
 133 ; ----------------------------------------------------------------------
 134 PMMCTL0     .equ PMM_SFR
 135 PMMSWBOR    .equ 4
 136
 137 PM5CTL0     .equ PMM_SFR + 10h    ; Power mode 5 control register 0
 138 LOCKLPM5    .equ 1
 139
 140 ; ----------------------------------------------------------------------
 141 ; POWER ON RESET AND INITIALIZATION : WATCHDOG TIMER A
 142 ; ----------------------------------------------------------------------
 143
 144 WDTCTL      .equ WDT_A_SFR + 00h    ; Watchdog Timer Control */
 145
 146 ; WDTCTL Control Bits
 147 WDTPW       .equ 5A00h
 148 WDTHOLD     .equ 0080h  ; WDT - Timer hold
 149 WDTCNTCL    .equ 0008h  ; WDT timer counter clear
 150
 151 ; ----------------------------------------------------------------------
 152 ; POWER ON RESET AND INITIALIZATION : CLOCK SYSTEM
 153 ; ----------------------------------------------------------------------
 154
 155 CSCTL0          .equ CS_SFR + 00h       ; CS Control Register 0
 156 CSCTL0_H        .equ CS_SFR + 01h       ; CS Control Register 0 high byte
 157 CSCTL1          .equ CS_SFR + 02h       ; CS Control Register 1
 158 CSCTL2          .equ CS_SFR + 04h       ; CS Control Register 2
 159 CSCTL3          .equ CS_SFR + 06h       ; CS Control Register 3
 160
 161 ; CSCTL0 Control Bits
 162 CSKEY           .equ 0A5h            ; CS Password
 163 ; CSCTL1 Control Bits
 164 DCORSEL         .equ 0080h
 165 DCOFSEL0        .equ 0002h           ; DCO frequency select Bit: 0
 166 DCOFSEL1        .equ 0004h           ; DCO frequency select Bit: 1
 167 ; CSCTL2 Control Bits
 168 ; SELA_LFXCLK     .equ 0000h           ; 0 : ACLK Source Select LFXCLK
 169 SELA_LFXCLK     .equ 0000h           ; 0 : ACLK Source Select LFXCLK
 170 SELA_VLOCLK     .equ 0100h           ; 1 ACLK Source Select VLOCLK 10kHz
 171 SELS_DCOCLK     .equ 0030h           ; 3 SMCLK Source Select DCOCLK
 172 SELM_DCOCLK     .equ 0003h           ; 3 MCLK Source Select DCOCLK
 173 ; CSCTL3 Control Bits
 174 DIVA_0          .equ 0000h           ; ACLK Source Divider 0
 175 DIVS_0          .equ 0000h           ; SMCLK Source Divider 0
 176 DIVM_0          .equ 0000h           ; MCLK Source Divider 0
 177 DIVA_2          .equ 0100h           ; ACLK Source Divider 0
 178 DIVS_2          .equ 0010h           ; SMCLK Source Divider 0
 179 DIVM_2          .equ 0001h           ; MCLK Source Divider 0
 180 DIVA_4          .equ 0200h           ; ACLK Source Divider 0
 181 DIVS_4          .equ 0020h           ; SMCLK Source Divider 0
 182 DIVM_4          .equ 0002h           ; MCLK Source Divider 0
 183 DIVA_8          .equ 0300h           ; ACLK Source Divider 0
 184 DIVS_8          .equ 0030h           ; SMCLK Source Divider 0
 185 DIVM_8          .equ 0003h           ; MCLK Source Divider 0
 186 DIVA_16         .equ 0400h           ; ACLK Source Divider 0
 187 DIVS_16         .equ 0040h           ; SMCLK Source Divider 0
 188 DIVM_16         .equ 0004h           ; MCLK Source Divider 0
 189 DIVA_32         .equ 0500h           ; ACLK Source Divider 0
 190 DIVS_32         .equ 0050h           ; SMCLK Source Divider 0
 191 DIVM_32         .equ 0005h           ; MCLK Source Divider 0
 192
 193 ; ----------------------------------------------------------------------
 194 ; POWER ON RESET AND INITIALIZATION : SYS REGISTERS
 195 ; ----------------------------------------------------------------------
 196
 197 SYSRSTIV    .equ SYS_SFR + 001Eh
 198
 199
 200 ; ----------------------------------------------------------------------
 201 ; POWER ON RESET AND INITIALIZATION : REF
 202 ; ----------------------------------------------------------------------
 203
 204 REFCTL      .equ REF_SFR + 00h       ; REF Shared Reference control register 0
 205
 206 ; REFCTL0 Control Bits
 207 REFON       .equ 0001h               ; REF Reference On
 208 REFTCOFF    .equ 0008h               ; REF Temp.Sensor off
 209
 210 ; ----------------------------------------------------------------------
 211 ; POWER ON RESET AND INITIALIZATION PAIN=PORT2:PORT1
 212 ; ----------------------------------------------------------------------
 213
 214 PAIN        .equ PA_SFR + 00h    ; Port A INput
 215 PAOUT       .equ PA_SFR + 02h    ; Port A OUTput
 216 PADIR       .equ PA_SFR + 04h    ; Port A DIRection
 217 PAREN       .equ PA_SFR + 06h    ; Port A Resistor ENable
 218 PASEL0      .equ PA_SFR + 0Ah    ; Port A SELection 0
 219 PASEL1      .equ PA_SFR + 0Ch    ; Port A SELection 1
 220 PASELC      .equ PA_SFR + 16h    ; Port A SELection Complement
 221 PAIES       .equ PA_SFR + 18h    ; Port A Interrupt Edge Select
 222 PAIE        .equ PA_SFR + 1Ah    ; Port A Interrupt Enable
 223 PAIFG       .equ PA_SFR + 1Ch    ; Port A Interrupt FlaG
 224
 225 P1IN        .equ PA_SFR + 00h    ; Port 1 INput
 226 P1OUT       .equ PA_SFR + 02h    ; Port 1 OUTput
 227 P1DIR       .equ PA_SFR + 04h    ; Port 1 DIRection
 228 P1REN       .equ PA_SFR + 06h    ; Port 1 Resistor ENable
 229 P1SEL0      .equ PA_SFR + 0Ah    ; Port 1 SELection 0
 230 P1SEL1      .equ PA_SFR + 0Ch    ; Port 1 SELection 1
 231 P1IV        .equ PA_SFR + 0Eh    ; Port 1 Interrupt Vector word
 232 P1SELC      .equ PA_SFR + 16h    ; Port 1 SELection Complement
 233 P1IES       .equ PA_SFR + 18h    ; Port 1 Interrupt Edge Select
 234 P1IE        .equ PA_SFR + 1Ah    ; Port 1 Interrupt Enable
 235 P1IFG       .equ PA_SFR + 1Ch    ; Port 1 Interrupt FlaG
 236
 237 P2IN        .equ PA_SFR + 01h    ; Port 2 INput
 238 P2OUT       .equ PA_SFR + 03h    ; Port 2 OUTput
 239 P2DIR       .equ PA_SFR + 05h    ; Port 2 DIRection
 240 P2REN       .equ PA_SFR + 07h    ; Port 2 Resistor ENable
 241 P2SEL0      .equ PA_SFR + 0Bh    ; Port 2 SELection 0
 242 P2SEL1      .equ PA_SFR + 0Dh    ; Port 2 SELection 1
 243 P2SELC      .equ PA_SFR + 17h    ; Port 2 SELection Complement
 244 P2IES       .equ PA_SFR + 19h    ; Port 2 Interrupt Edge Select
 245 P2IE        .equ PA_SFR + 1Bh    ; Port 2 Interrupt Enable
 246 P2IFG       .equ PA_SFR + 1Dh    ; Port 2 Interrupt Flag
 247 P2IV        .equ PA_SFR + 1Eh    ; Port 2 Interrupt Vector word
 248
 249 ; ----------------------------------------------------------------------
 250 ; POWER ON RESET AND INITIALIZATION : PORT3/4
 251 ; ----------------------------------------------------------------------
 252 ; PB = P4:P3
 253
 254 PBIN        .set PB_SFR + 00h    ; Port B Input
 255 PBOUT       .set PB_SFR + 02h    ; Port B Output 1/0 or pullup/pulldown resistor
 256 PBDIR       .set PB_SFR + 04h    ; Port B Direction
 257 PBREN       .set PB_SFR + 06h    ; Port B Resistor Enable
 258 PBSEL0      .set PB_SFR + 0Ah    ; Port B Selection 0
 259 PBSEL1      .set PB_SFR + 0Ch    ; Port B Selection 1
 260 PBSELC      .set PB_SFR + 16h    ; Port B Complement Selection
 261 PBIES       .set PB_SFR + 18h    ; Port B Interrupt Edge Select
 262 PBIE        .set PB_SFR + 1Ah    ; Port B Interrupt Enable
 263 PBIFG       .set PB_SFR + 1Ch    ; Port B Interrupt Flag
 264
 265 P3IN        .set PB_SFR + 00h    ; Port 3 Input */
 266 P3OUT       .set PB_SFR + 02h    ; Port 3 Output
 267 P3DIR       .set PB_SFR + 04h    ; Port 3 Direction
 268 P3REN       .set PB_SFR + 06h    ; Port 3 Resistor Enable
 269 P3SEL0      .set PB_SFR + 0Ah    ; Port 3 Selection 0
 270 P3SEL1      .set PB_SFR + 0Ch    ; Port 3 Selection 1
 271 P3SELC      .set PB_SFR + 16h    ; Port 3 Complement Selection
 272 P3IES       .set PB_SFR + 18h    ; Port 3 Interrupt Edge Select
 273 P3IE        .set PB_SFR + 1Ah    ; Port 3 Interrupt Enable
 274 P3IFG       .set PB_SFR + 1Ch    ; Port 3 Interrupt Flag
 275
 276 P4IN        .set PB_SFR + 01h    ; Port 4 Input */
 277 P4OUT       .set PB_SFR + 03h    ; Port 4 Output
 278 P4DIR       .set PB_SFR + 05h    ; Port 4 Direction
 279 P4REN       .set PB_SFR + 07h    ; Port 4 Resistor Enable
 280 P4SEL0      .set PB_SFR + 0Bh    ; Port 4 Selection 0
 281 P4SEL1      .set PB_SFR + 0Dh    ; Port 4 Selection 1
 282 P4SELC      .set PB_SFR + 17h    ; Port 4 Complement Selection
 283 P4IES       .set PB_SFR + 19h    ; Port 4 Interrupt Edge Select
 284 P4IE        .set PB_SFR + 1Bh    ; Port 4 Interrupt Enable
 285 P4IFG       .set PB_SFR + 1Dh    ; Port 4 Interrupt Flag
 286
 287 ; ----------------------------------------------------------------------
 288 ; POWER ON RESET AND INITIALIZATION : PORTJ
 289 ; ----------------------------------------------------------------------
 290
 291 PJIN        .set PJ_SFR + 00h    ; Port B Input
 292 PJOUT       .set PJ_SFR + 02h    ; Port B Output
 293 PJDIR       .set PJ_SFR + 04h    ; Port B Direction
 294 PJREN       .set PJ_SFR + 06h    ; Port B Resistor Enable
 295 PJSEL0      .set PJ_SFR + 0Ah    ; Port B Selection 0
 296 PJSEL1      .set PJ_SFR + 0Ch    ; Port B Selection 1
 297 PJSELC      .set PJ_SFR + 16h    ; Port B Complement Selection
 298
 299
 300 ; ----------------------------------------------------------------------
 301 RTC_B
 302 ; ----------------------------------------------------------------------
 303 RTCCTL01      .equ RTC_B_SFR + 00h
 304 RTCCTL0       .equ RTC_B_SFR + 00h
 305 RTCCTL1       .equ RTC_B_SFR + 01h
 306 RTCCTL23      .equ RTC_B_SFR + 02h
 307 RTCPS0CTL     .equ RTC_B_SFR + 08h
 308 RTCPS1CTL     .equ RTC_B_SFR + 0Ah
 309 RTCPS         .equ RTC_B_SFR + 0Ch
 310 RTCIV         .equ RTC_B_SFR + 0Eh
 311 RTCSEC        .equ RTC_B_SFR + 10h
 312 RTCMIN        .equ RTC_B_SFR + 11h
 313 RTCHOUR       .equ RTC_B_SFR + 12h
 314 RTCDOW        .equ RTC_B_SFR + 13h
 315 RTCDAY        .equ RTC_B_SFR + 14h
 316 RTCMON        .equ RTC_B_SFR + 15h
 317 RTCYEAR       .equ RTC_B_SFR + 16h
 318
 319 RTCHOLD       .equ 40h
 320 RTCRDY        .equ 10h
 321
 322
 323 ; ----------------------------------------------------------------------
 324 MPY_32
 325 ; ----------------------------------------------------------------------
 326
 327 MPY       .equ MPY_SFR + 00h    ; Multiply16 Unsigned/Operand 1 */
 328 MPYS      .equ MPY_SFR + 02h    ; Multiply16 signed/Operand 1
 329 MAC       .equ MPY_SFR + 04h    ; MultiplyAccumulate16 Unsigned/Operand 1 */
 330 MACS      .equ MPY_SFR + 06h    ; MultiplyAccumulate16 signed/Operand 1
 331 OP2       .equ MPY_SFR + 08h    ; Operand2_16 */
 332 RESLO     .equ MPY_SFR + 0Ah    ; 16x16-bit result low - least significant word */
 333 RESHI     .equ MPY_SFR + 0Ch    ; 16x16-bit result high */
 334 SUMEXT    .equ MPY_SFR + 0Eh    ; 16x16-bit sum extension register
 335 MPY32L    .equ MPY_SFR + 10h    ; Multiply32 Unsigned/Operand 1
 336 MPY32H    .equ MPY_SFR + 12h    ; Multiply32 Unsigned/Operand 1
 337 MPYS32L   .equ MPY_SFR + 14h    ; Multiply32 signed/Operand 1
 338 MPYS32H   .equ MPY_SFR + 16h    ; Multiply32 signed/Operand 1
 339 MAC32L    .equ MPY_SFR + 18h    ; MultiplyAccumulate32 Unsigned/Operand 1
 340 MAC32H    .equ MPY_SFR + 1Ah    ; MultiplyAccumulate32 Unsigned/Operand 1
 341 MACS32L   .equ MPY_SFR + 1Ch    ; MultiplyAccumulate32 signed/Operand 1
 342 MACS32H   .equ MPY_SFR + 1Eh    ; MultiplyAccumulate32 signed/Operand 1
 343 OP2L      .equ MPY_SFR + 20h    ; Multiply32 Operand 2
 344 OP2H      .equ MPY_SFR + 22h    ; Multiply32 Operand 2
 345 RES0      .equ MPY_SFR + 24h    ; 32x32-bit result 0 - least significant word */
 346 RES1      .equ MPY_SFR + 26h    ; 32x32-bit result 1 */
 347 RES2      .equ MPY_SFR + 28h    ; 32x32-bit result 2 */
 348 RES3      .equ MPY_SFR + 2Ah    ; 32x32-bit result 3 */
 349 MPY32CTL0 .equ MPY_SFR + 2Ch    ; MPY32 control register 0
 350
 351
 352 MPUCTL0     .equ MPU_SFR + 00h  ; MPU control 0
 353 MPUCTL1     .equ MPU_SFR + 02h  ; MPU control 1
 354 MPUSEG      .equ MPU_SFR + 04h  ; MPU Segmentation Register
 355 MPUSAM      .equ MPU_SFR + 06h  ; MPU access management
 356
 357
 358 UCSWRST         .equ 1  ; eUSCI Software Reset
 359 UCTXIE          .equ 2  ; eUSCI Transmit Interrupt Enable
 360 UCRXIE          .equ 1  ; eUSCI Receive Interrupt Enable
 361 UCTXIFG         .equ 2  ; eUSCI Transmit Interrupt Flag
 362 UCRXIFG         .equ 1  ; eUSCI Receive Interrupt Flag
 363
 364
 365 ; ----------------------------------------------------------------------
 366 ; eUSCI_A0
 367 ; ----------------------------------------------------------------------
 368
 369     .IFDEF UCA0_TERM
 370 TERM_CTLW0       .equ eUSCI_A0_SFR + 00h    ; eUSCI_A0 Control Word Register 0
 371 TERM_BRW         .equ eUSCI_A0_SFR + 06h    ; eUSCI_A0 Baud Word Rate 0
 372 TERM_MCTLW       .equ eUSCI_A0_SFR + 08h    ; eUSCI_A0 Modulation Control
 373 TERM_STATW       .equ eUSCI_A0_SFR + 0Ah    ; eUSCI_A0 status Word Register
 374 TERM_RXBUF       .equ eUSCI_A0_SFR + 0Ch    ; eUSCI_A0 Receive Buffer
 375 TERM_TXBUF       .equ eUSCI_A0_SFR + 0Eh    ; eUSCI_A0 Transmit Buffer
 376 TERM_IE          .equ eUSCI_A0_SFR + 1Ah    ; eUSCI_A0 Interrupt Enable Register
 377 TERM_IFG         .equ eUSCI_A0_SFR + 1Ch    ; eUSCI_A0 Interrupt Flags Register
 378 TERM_VEC         .equ 0FFF0h      ; interrupt vector for  eUSCI_A0
 379     .ENDIF ;UCA0_TERM
 380
 381 ; ----------------------------------------------------------------------
 382 ; eUSCI_A1
 383 ; ----------------------------------------------------------------------
 384
 385     .IFDEF UCA1_TERM
 386 TERM_CTLW0       .equ eUSCI_A1_SFR + 00h    ; eUSCI_A1 Control Word Register 0
 387 TERM_BRW         .equ eUSCI_A1_SFR + 06h    ; eUSCI_A1 Baud Word Rate 0
 388 TERM_MCTLW       .equ eUSCI_A1_SFR + 08h    ; eUSCI_A1 Modulation Control
 389 TERM_STATW       .equ eUSCI_A1_SFR + 0Ah    ; eUSCI_A1 status Word Register
 390 TERM_RXBUF       .equ eUSCI_A1_SFR + 0Ch    ; eUSCI_A1 Receive Buffer
 391 TERM_TXBUF       .equ eUSCI_A1_SFR + 0Eh    ; eUSCI_A1 Transmit Buffer
 392 TERM_IE          .equ eUSCI_A1_SFR + 1Ah    ; eUSCI_A1 Interrupt Enable Register
 393 TERM_IFG         .equ eUSCI_A1_SFR + 1Ch    ; eUSCI_A1 Interrupt Flags Register
 394     .ENDIF ;UCA1_TERM
 395
 396 ; ----------------------------------------------------------------------
 397 ; eUSCI_B0
 398 ; ----------------------------------------------------------------------
 399     .IFDEF UCB0_SD
 400 SD_CTLW0       .equ eUSCI_B0_SFR + 00h    ; USCI_B0 Control Word Register 0
 401 SD_BRW         .equ eUSCI_B0_SFR + 06h    ; USCI_B0 Baud Word Rate 0
 402 SD_RXBUF       .equ eUSCI_B0_SFR + 0Ch    ; USCI_B0 Receive Buffer 8
 403 SD_TXBUF       .equ eUSCI_B0_SFR + 0Eh    ; USCI_B0 Transmit Buffer 8
 404 SD_IFG         .equ eUSCI_B0_SFR + 2Ch    ; USCI_B0 Interrupt Flags Register
 405     .ENDIF ;UCB0_SD
 406