MSP430FR5948.inc

   1 ; MSP430FR5948.inc
   2 ; MSP430FR569  minimal declarations for FastForth usage
   3 DEVICE = "MSP430FR5948"
   4
   5 ; ----------------------------------------------
   6 ; MSP430FR5948 MEMORY MAP
   7 ; ----------------------------------------------
   8 ; 0000-0FFF = peripherals (4 KB)
   9 ; 1000-17FF = ROM bootstrap loader BSL0..3 (4x512 B)
  10 ; 1800-187F = FRAM info D (128 B)
  11 ; 1880-18FF = FRAM info C (128 B)
  12 ; 1900-197F = FRAM info B (128 B)
  13 ; 1980-19FF = FRAM info A (128 B)
  14 ; 1A00-1AFF = FRAM TLV device descriptor info (256 B)
  15 ; 1B00-1BFF = unused (256 B)
  16 ; 1C00-23FF = RAM (2KB)
  17 ; 23FF-43FF = unused (8kB)
  18 ; 4400-FF7F = FRAM code memory (FRAM) (MSP430FR59x8/9)
  19 ; 8000-FF7F = FRAM code memory (FRAM) (MSP430FR59x7/8/9)
  20 ; FF80-FFFF = FRAM interrupt vectors and signatures (FRAM)
  21 ; 10000-13FFF = FRAM (MSP430FR59x9)
  22
  23 ; ----------------------------------------------
  24 PAGESIZE        .equ 512         ; MPU unit
  25 ; ----------------------------------------------
  26 ; BSL
  27 ; ----------------------------------------------
  28 BSL             .equ 1000h
  29 ; ----------------------------------------------
  30 ; FRAM                          ; INFO B, A, TLV
  31 ; ----------------------------------------------
  32 INFO_ORG        .equ 01800h
  33 INFO_LEN        .equ 00200h
  34 INFOD_ORG       .equ 01800h
  35 INFOD_LEN       .equ 00080h
  36 INFOC_ORG       .equ 01880h
  37 INFOC_LEN       .equ 00080h
  38 INFOB_ORG       .equ 01900h
  39 INFOB_LEN       .equ 00080h
  40 INFOA_ORG       .equ 01980h
  41 INFOA_LEN       .equ 00080h
  42 TLV_ORG         .equ 01A00h      ; Device Descriptor Info (Tag-Lenght-Value)
  43 TLV_LEN         .equ 00100h      ;
  44 ; ----------------------------------------------
  45 ; RAM
  46 ; ----------------------------------------------
  47 RAM_ORG         .equ 01C00h
  48 RAM_LEN         .equ 00800h
  49 ; ----------------------------------------------
  50 ; FRAM
  51 ; ----------------------------------------------
  52 MAIN_ORG        .equ 04400h      ; Code space start
  53 SIGNATURES      .equ 0FF80h      ; JTAG/BSL signatures
  54 JTAG_SIG1       .equ 0FF80h      ; if 0, enable JTAG/SBW
  55 JTAG_SIG2       .equ 0FF82h      ; if JTAG_SIG1=0xAAAA, length of password string @ JTAG_PASSWORD
  56 BSL_SIG1        .equ 0FF84h      ;
  57 BSL_SIG2        .equ 0FF86h      ;
  58 JTAG_PASSWORD   .equ 0FF88h      ; 256 bits max
  59 IPE_SIG_VALID   .equ 0FF88h      ; one word
  60 IPE_STR_PTR_SRC .equ 0FF8Ah      ; one word
  61 VECT_ORG        .equ 0FFCCh      ; FFCC-FFFF
  62 VECT_LEN        .equ 34h
  63 BSL_PASSWORD    .equ 0FFE0h      ; 256 bits
  64 ; ----------------------------------------------
  65
  66 ;    .org    SIGNATURES
  67 ;;Start of JTAG and BSL signatures
  68 ;        .word   0FFFFh      ; JTAG signature 1
  69 ;        .word   0FFFFh      ; JTAG signature 2
  70 ;        .word   0FFFFh      ; BSL signature 1, 5555h to disable BSL
  71 ;        .word   0FFFFh      ; BSL signature 2
  72 ;
  73 ;    .org JTAG_PASSWORD     ;Start of JTAG PASSWORD
  74 ;
  75 ;    .org    INTVECT         ; FFCC-FFFF 25 vectors + reset
  76 ;         .word  reset       ; $FFCC  -  AES
  77 ;         .word  reset       ; $FFCE  -  RTC_B
  78 ;         .word  reset       ; $FFD0  -  I/O Port 4
  79 ;         .word  reset       ; $FFD2  -  I/O Port 3
  80 ;         .word  reset       ; $FFD4  -  TB2_1
  81 ;         .word  reset       ; $FFD6  -  TB2_0
  82 ;         .word  reset       ; $FFD8  -  I/O Port P2
  83 ;         .word  reset       ; $FFDA  -  TB1_1
  84 ;         .word  reset       ; $FFDC  -  TB1_0
  85 ;         .word  reset       ; $FFDE  -  I/O Port P1
  86 ;
  87 ;
  88 ;;    .org BSL_PASSWORD      ;Start of BSL PASSWORD
  89 ;         .word  reset       ; $FFE0  -  TA1_1
  90 ;         .word  reset       ; $FFE2  -  TA1_0
  91 ;         .word  reset       ; $FFE4  -  DMA
  92 ;         .word  reset       ; $FFE6  -  eUSCI_A1
  93 ;         .word  reset       ; $FFE8  -  TA0_1
  94 ;         .word  reset       ; $FFEA  -  TA0_0
  95 ;         .word  reset       ; $FFEC  -  ADC12_B
  96 ;         .word  reset       ; $FFEE  -  eUSCI_B0
  97 ;         .word  reset       ; $FFF0  -  eUSCI_A0
  98 ;         .word  reset       ; $FFF2  -  Watchdog
  99 ;         .word  reset       ; $FFF4  -  TB0_1
 100 ;         .word  reset       ; $FFF6  -  TB0_0
 101 ;         .word  reset       ; $FFF8  -  COMP_D
 102 ;         .word  reset       ; $FFFA  -  userNMI
 103 ;         .word  reset       ; $FFFC  -  sysNMI
 104 ;         .word  reset       ; $FFFE  -  reset
 105
 106
 107
 108
 109 ; ----------------------------------------------------------------------
 110 ; MSP430FR5948 Peripheral File Map
 111 ; ----------------------------------------------------------------------
 112 SFR_SFR         .set 0100h           ; Special function
 113 PMM_SFR         .set 0120h           ; PMM
 114 FRAM_SFR        .set 0140h           ; FRAM control
 115 CRC16_SFR       .set 0150h
 116 WDT_A_SFR       .set 015Ch           ; Watchdog
 117 CS_SFR          .set 0160h           ; Clock System
 118 SYS_SFR         .set 0180h           ; SYS
 119 REF_SFR         .set 01B0h           ; REF
 120 PA_SFR          .set 0200h           ; PORT1/2
 121 PB_SFR          .set 0220h           ; PORT3/4
 122 PJ_SFR          .set 0320h           ; PORTJ
 123 TA0_SFR         .set 0340h
 124 TA1_SFR         .set 0380h
 125 TB0_SFR         .set 03C0h
 126 TA2_SFR         .set 0400h
 127 CTIO0_SFR       .set 0430h           ; Capacitive Touch IO
 128 TA3_SFR         .set 0440h
 129 CTIO1_SFR       .set 0470h           ; Capacitive Touch IO
 130 RTC_B_SFR       .set 04A0h
 131 MPY_SFR         .set 04C0h
 132 DMA_CTRL_SFR    .set 0500h
 133 DMA_CHN0_SFR    .set 0510h
 134 DMA_CHN1_SFR    .set 0520h
 135 DMA_CHN2_SFR    .set 0530h
 136 MPU_SFR         .set 05A0h           ; memory protect unit
 137 eUSCI_A0_SFR    .set 05C0h           ; eUSCI_A0
 138 eUSCI_A1_SFR    .set 05E0h           ; eUSCI_A1
 139 eUSCI_B0_SFR    .set 0640h           ; eUSCI_B0
 140 ADC12_B_SFR     .set 0800h
 141 COMP_E_SFR      .set 08C0h
 142 AES_SFR         .set 09C0h
 143
 144 ; ----------------------------------------------------------------------
 145 ; POWER ON RESET AND INITIALIZATION : LOCK PMM_LOCKLPM5
 146 ; ----------------------------------------------------------------------
 147 PMMCTL0     .set PMM_SFR
 148 PMMSWBOR    .set 4
 149
 150 PM5CTL0     .set PMM_SFR + 10h    ; Power mode 5 control register 0
 151 LOCKLPM5    .set 1
 152
 153 ; ----------------------------------------------------------------------
 154 ; FRAM config
 155 ; ----------------------------------------------------------------------
 156 FRCTL0          .set FRAM_SFR + 00h   ; FRAM Controller Control 0
 157 FRCTL0_H        .set FRAM_SFR + 01h   ; FRAM Controller Control 0 high byte
 158
 159 ; ----------------------------------------------------------------------
 160 ; POWER ON RESET AND INITIALIZATION : WATCHDOG TIMER A
 161 ; ----------------------------------------------------------------------
 162
 163 WDTCTL      .equ WDT_A_SFR + 00h    ; Watchdog Timer Control */
 164
 165 ; WDTCTL Control Bits
 166 WDTPW       .equ 5A00h
 167 WDTHOLD     .equ 0080h  ; WDT - Timer hold
 168 WDTCNTCL    .equ 0008h  ; WDT timer counter clear
 169
 170 ; ----------------------------------------------------------------------
 171 ; POWER ON RESET AND INITIALIZATION : CLOCK SYSTEM
 172 ; ----------------------------------------------------------------------
 173
 174 CSCTL0          .equ CS_SFR + 00h       ; CS Control Register 0
 175 CSCTL0_H        .equ CS_SFR + 01h       ; CS Control Register 0 high byte
 176 CSCTL1          .equ CS_SFR + 02h       ; CS Control Register 1
 177 CSCTL2          .equ CS_SFR + 04h       ; CS Control Register 2
 178 CSCTL3          .equ CS_SFR + 06h       ; CS Control Register 3
 179
 180 ; CSCTL0 Control Bits
 181 CSKEY           .equ 0A5h           ; CS Password
 182 ; CSCTL1 Control Bits
 183 DCORSEL         .equ 0040h
 184 DCOFSEL0        .equ 0002h           ; DCO frequency select Bit: 0
 185 DCOFSEL1        .equ 0004h           ; DCO frequency select Bit: 1
 186 DCOFSEL2        .equ 0008h           ; DCO frequency select Bit: 2
 187 DCOFSEL3        .equ 000Ch           ; DCO frequency select Bit: 21
 188 ; CSCTL2 Control Bits
 189 SELA_LFXCLK     .equ 0000h           ; 0 : ACLK Source Select LFXCLK
 190 SELA_VLOCLK     .equ 0100h           ; 1 ACLK Source Select VLOCLK 10kHz
 191 SELS_DCOCLK     .equ 0030h           ; 3 : SMCLK Source Select DCOCLK
 192 SELM_DCOCLK     .equ 0003h           ; 3 : MCLK Source Select DCOCLK
 193 ; CSCTL3 Control Bits
 194 DIVA_0          .equ 0000h           ; ACLK Source Divider 0
 195 DIVS_0          .equ 0000h           ; SMCLK Source Divider 0
 196 DIVM_0          .equ 0000h           ; MCLK Source Divider 0
 197 DIVA_2          .equ 0100h           ; ACLK Source Divider 0
 198 DIVS_2          .equ 0010h           ; SMCLK Source Divider 0
 199 DIVM_2          .equ 0001h           ; MCLK Source Divider 0
 200 DIVA_4          .equ 0200h           ; ACLK Source Divider 0
 201 DIVS_4          .equ 0020h           ; SMCLK Source Divider 0
 202 DIVM_4          .equ 0002h           ; MCLK Source Divider 0
 203 DIVA_8          .equ 0300h           ; ACLK Source Divider 0
 204 DIVS_8          .equ 0030h           ; SMCLK Source Divider 0
 205 DIVM_8          .equ 0003h           ; MCLK Source Divider 0
 206 DIVA_16         .equ 0400h           ; ACLK Source Divider 0
 207 DIVS_16         .equ 0040h           ; SMCLK Source Divider 0
 208 DIVM_16         .equ 0004h           ; MCLK Source Divider 0
 209 DIVA_32         .equ 0500h           ; ACLK Source Divider 0
 210 DIVS_32         .equ 0050h           ; SMCLK Source Divider 0
 211 DIVM_32         .equ 0005h           ; MCLK Source Divider 0
 212
 213 ; ----------------------------------------------------------------------
 214 ; POWER ON RESET AND INITIALIZATION : SYS REGISTERS
 215 ; ----------------------------------------------------------------------
 216 SYSUNIV     .equ SYS_SFR + 001Ah
 217 SYSSNIV     .equ SYS_SFR + 001Ch
 218 SYSRSTIV    .equ SYS_SFR + 001Eh
 219
 220 ; ----------------------------------------------------------------------
 221 ; POWER ON RESET AND INITIALIZATION : REF
 222 ; ----------------------------------------------------------------------
 223
 224 REFCTL      equ REF_SFR + 00h       ; REF Shared Reference control register 0
 225
 226 ; REFCTL0 Control Bits
 227 REFON       equ 0001h               ; REF Reference On
 228 REFTCOFF    equ 0008h               ; REF Temp.Sensor off
 229
 230 ; ----------------------------------------------------------------------
 231 ; POWER ON RESET AND INITIALIZATION : PORT1/2
 232 ; ----------------------------------------------------------------------
 233
 234 PAIN        .equ PA_SFR + 00h    ; Port A INput
 235 PAOUT       .equ PA_SFR + 02h    ; Port A OUTput
 236 PADIR       .equ PA_SFR + 04h    ; Port A DIRection
 237 PAREN       .equ PA_SFR + 06h    ; Port A Resistor ENable
 238 PASEL0      .equ PA_SFR + 0Ah    ; Port A SELection 0
 239 PASEL1      .equ PA_SFR + 0Ch    ; Port A SELection 1
 240 PASELC      .equ PA_SFR + 16h    ; Port A SELection Complement
 241 PAIES       .equ PA_SFR + 18h    ; Port A Interrupt Edge Select
 242 PAIE        .equ PA_SFR + 1Ah    ; Port A Interrupt Enable
 243 PAIFG       .equ PA_SFR + 1Ch    ; Port A Interrupt FlaG
 244
 245 P1IN        .equ PA_SFR + 00h    ; Port 1 INput
 246 P1OUT       .equ PA_SFR + 02h    ; Port 1 OUTput
 247 P1DIR       .equ PA_SFR + 04h    ; Port 1 DIRection
 248 P1REN       .equ PA_SFR + 06h    ; Port 1 Resistor ENable
 249 P1SEL0      .equ PA_SFR + 0Ah    ; Port 1 SELection 0
 250 P1SEL1      .equ PA_SFR + 0Ch    ; Port 1 SELection 1
 251 P1SELC      .equ PA_SFR + 16h    ; Port 1 SELection Complement
 252 P1IES       .equ PA_SFR + 18h    ; Port 1 Interrupt Edge Select
 253 P1IE        .equ PA_SFR + 1Ah    ; Port 1 Interrupt Enable
 254 P1IFG       .equ PA_SFR + 1Ch    ; Port 1 Interrupt FlaG
 255 P1IV        .equ PA_SFR + 0Eh    ; Port 1 Interrupt Vector word
 256
 257 P2IN        .equ PA_SFR + 01h    ; Port 2 INput
 258 P2OUT       .equ PA_SFR + 03h    ; Port 2 OUTput
 259 P2DIR       .equ PA_SFR + 05h    ; Port 2 DIRection
 260 P2REN       .equ PA_SFR + 07h    ; Port 2 Resistor ENable
 261 P2SEL0      .equ PA_SFR + 0Bh    ; Port 2 SELection 0
 262 P2SEL1      .equ PA_SFR + 0Dh    ; Port 2 SELection 1
 263 P2SELC      .equ PA_SFR + 17h    ; Port 2 SELection Complement
 264 P2IES       .equ PA_SFR + 19h    ; Port 2 Interrupt Edge Select
 265 P2IE        .equ PA_SFR + 1Bh    ; Port 2 Interrupt Enable
 266 P2IFG       .equ PA_SFR + 1Dh    ; Port 2 Interrupt FlaG
 267 P2IV        .equ PA_SFR + 1Eh    ; Port 2 Interrupt Vector word
 268
 269 ; ----------------------------------------------------------------------
 270 ; POWER ON RESET AND INITIALIZATION : PORT3/4
 271 ; ----------------------------------------------------------------------
 272
 273 PBIN        .equ PB_SFR + 00h    ; Port B Input
 274 PBOUT       .equ PB_SFR + 02h    ; Port B Output 1/0 or pullup/pulldown resistor
 275 PBDIR       .equ PB_SFR + 04h    ; Port B Direction
 276 PBREN       .equ PB_SFR + 06h    ; Port B Resistor Enable
 277 PBSEL0      .equ PB_SFR + 0Ah    ; Port B Selection 0
 278 PBSEL1      .equ PB_SFR + 0Ch    ; Port B Selection 1
 279 PBSELC      .equ PB_SFR + 16h    ; Port B Complement Selection
 280 PBIES       .equ PB_SFR + 18h    ; Port B Interrupt Edge Select
 281 PBIE        .equ PB_SFR + 1Ah    ; Port B Interrupt Enable
 282 PBIFG       .equ PB_SFR + 1Ch    ; Port B Interrupt Flag
 283
 284 P3IN        .equ PB_SFR + 00h    ; Port 3 Input */
 285 P3OUT       .equ PB_SFR + 02h    ; Port 3 Output
 286 P3DIR       .equ PB_SFR + 04h    ; Port 3 Direction
 287 P3REN       .equ PB_SFR + 06h    ; Port 3 Resistor Enable
 288 P3SEL0      .equ PB_SFR + 0Ah    ; Port 3 Selection 0
 289 P3SEL1      .equ PB_SFR + 0Ch    ; Port 3 Selection 1
 290 P3SELC      .equ PB_SFR + 16h    ; Port 3 Complement Selection
 291 P3IES       .equ PB_SFR + 18h    ; Port 3 Interrupt Edge Select
 292 P3IE        .equ PB_SFR + 1Ah    ; Port 3 Interrupt Enable
 293 P3IFG       .equ PB_SFR + 1Ch    ; Port 3 Interrupt Flag
 294 P3IV        .equ PB_SFR + 0Eh    ; Port 3 Interrupt Vector word
 295
 296 P4IN        .equ PB_SFR + 01h    ; Port 4 Input */
 297 P4OUT       .equ PB_SFR + 03h    ; Port 4 Output
 298 P4DIR       .equ PB_SFR + 05h    ; Port 4 Direction
 299 P4REN       .equ PB_SFR + 07h    ; Port 4 Resistor Enable
 300 P4SEL0      .equ PB_SFR + 0Bh    ; Port 4 Selection 0
 301 P4SEL1      .equ PB_SFR + 0Dh    ; Port 4 Selection 1
 302 P4SELC      .equ PB_SFR + 17h    ; Port 4 Complement Selection
 303 P4IES       .equ PB_SFR + 19h    ; Port 4 Interrupt Edge Select
 304 P4IE        .equ PB_SFR + 1Bh    ; Port 4 Interrupt Enable
 305 P4IFG       .equ PB_SFR + 1Dh    ; Port 4 Interrupt Flag
 306 P4IV        .equ PB_SFR + 1Eh    ; Port 4 Interrupt Vector word
 307
 308 ; ----------------------------------------------------------------------
 309 ; POWER ON RESET AND INITIALIZATION : PORTJ
 310 ; ----------------------------------------------------------------------
 311
 312 PJIN        .equ PJ_SFR + 00h   ; Port J INput
 313 PJOUT       .equ PJ_SFR + 02h   ; Port J OUTput
 314 PJDIR       .equ PJ_SFR + 04h   ; Port J DIRection
 315 PJREN       .equ PJ_SFR + 06h   ; Port J Resistor ENable
 316 PJSEL0      .equ PJ_SFR + 0Ah   ; Port 2 SELection 0
 317 PJSEL1      .equ PJ_SFR + 0Ch   ; Port 2 SELection 1
 318 PJSELC      .equ PJ_SFR + 16h   ; Port 2 SELection Complement; PJ 5-0 usage
 319
 320 ; ----------------------------------------------------------------------
 321 RTC_B
 322 ; ----------------------------------------------------------------------
 323 RTCCTL01      .equ RTC_B_SFR + 00h
 324 RTCCTL0       .equ RTC_B_SFR + 00h
 325 RTCCTL1       .equ RTC_B_SFR + 01h
 326 RTCCTL23      .equ RTC_B_SFR + 02h
 327 RTCPS0CTL     .equ RTC_B_SFR + 08h
 328 RTCPS1CTL     .equ RTC_B_SFR + 0Ah
 329 RTCPS         .equ RTC_B_SFR + 0Ch
 330 RTCIV         .equ RTC_B_SFR + 0Eh
 331 RTCSEC        .equ RTC_B_SFR + 10h
 332 RTCMIN        .equ RTC_B_SFR + 11h
 333 RTCHOUR       .equ RTC_B_SFR + 12h
 334 RTCDOW        .equ RTC_B_SFR + 13h
 335 RTCDAY        .equ RTC_B_SFR + 14h
 336 RTCMON        .equ RTC_B_SFR + 15h
 337 RTCYEAR       .equ RTC_B_SFR + 16h
 338
 339 RTCHOLD       .equ 40h
 340 RTCRDY        .equ 10h
 341
 342 ; ----------------------------------------------------------------------
 343 MPY_32
 344 ; ----------------------------------------------------------------------
 345
 346 MPY       .equ MPY_SFR + 00h    ; Multiply16 Unsigned/Operand 1 */
 347 MPYS      .equ MPY_SFR + 02h    ; Multiply16 signed/Operand 1
 348 MAC       .equ MPY_SFR + 04h    ; MultiplyAccumulate16 Unsigned/Operand 1 */
 349 MACS      .equ MPY_SFR + 06h    ; MultiplyAccumulate16 signed/Operand 1
 350 OP2       .equ MPY_SFR + 08h    ; Operand2_16 */
 351 RESLO     .equ MPY_SFR + 0Ah    ; 16x16-bit result low - least significant word */
 352 RESHI     .equ MPY_SFR + 0Ch    ; 16x16-bit result high */
 353 SUMEXT    .equ MPY_SFR + 0Eh    ; 16x16-bit sum extension register
 354 MPY32L    .equ MPY_SFR + 10h    ; Multiply32 Unsigned/Operand 1
 355 MPY32H    .equ MPY_SFR + 12h    ; Multiply32 Unsigned/Operand 1
 356 MPYS32L   .equ MPY_SFR + 14h    ; Multiply32 signed/Operand 1
 357 MPYS32H   .equ MPY_SFR + 16h    ; Multiply32 signed/Operand 1
 358 MAC32L    .equ MPY_SFR + 18h    ; MultiplyAccumulate32 Unsigned/Operand 1
 359 MAC32H    .equ MPY_SFR + 1Ah    ; MultiplyAccumulate32 Unsigned/Operand 1
 360 MACS32L   .equ MPY_SFR + 1Ch    ; MultiplyAccumulate32 signed/Operand 1
 361 MACS32H   .equ MPY_SFR + 1Eh    ; MultiplyAccumulate32 signed/Operand 1
 362 OP2L      .equ MPY_SFR + 20h    ; Multiply32 Operand 2
 363 OP2H      .equ MPY_SFR + 22h    ; Multiply32 Operand 2
 364 RES0      .equ MPY_SFR + 24h    ; 32x32-bit result 0 - least significant word */
 365 RES1      .equ MPY_SFR + 26h    ; 32x32-bit result 1 */
 366 RES2      .equ MPY_SFR + 28h    ; 32x32-bit result 2 */
 367 RES3      .equ MPY_SFR + 2Ah    ; 32x32-bit result 3 */
 368 MPY32CTL0 .equ MPY_SFR + 2Ch    ; MPY32 control register 0
 369
 370
 371 UCSWRST         .equ 1  ; eUSCI Software Reset
 372 UCTXIE          .equ 2  ; eUSCI Transmit Interrupt Enable
 373 UCRXIE          .equ 1  ; eUSCI Receive Interrupt Enable
 374 UCTXIFG         .equ 2  ; eUSCI Transmit Interrupt Flag
 375 UCRXIFG         .equ 1  ; eUSCI Receive Interrupt Flag
 376
 377
 378 ; ----------------------------------------------------------------------
 379 ; eUSCI_A0
 380 ; ----------------------------------------------------------------------
 381
 382     .IFDEF UCA0_TERM
 383 TERM_CTLW0       .equ eUSCI_A0_SFR + 00h    ; eUSCI_A0 Control Word Register 0
 384 TERM_BRW         .equ eUSCI_A0_SFR + 06h    ; eUSCI_A0 Baud Word Rate 0
 385 TERM_MCTLW       .equ eUSCI_A0_SFR + 08h    ; eUSCI_A0 Modulation Control
 386 TERM_STATW       .equ eUSCI_A0_SFR + 0Ah    ; eUSCI_A0 status Word Register
 387 TERM_RXBUF       .equ eUSCI_A0_SFR + 0Ch    ; eUSCI_A0 Receive Buffer
 388 TERM_TXBUF       .equ eUSCI_A0_SFR + 0Eh    ; eUSCI_A0 Transmit Buffer
 389 TERM_IE          .equ eUSCI_A0_SFR + 1Ah    ; eUSCI_A0 Interrupt Enable Register
 390 TERM_IFG         .equ eUSCI_A0_SFR + 1Ch    ; eUSCI_A0 Interrupt Flags Register
 391 TERM_VEC         .equ 0FFF0h      ; interrupt vector for  eUSCI_A0
 392     .ENDIF ;UCA0_TERM
 393
 394     .IFDEF UCA0_SD
 395 SD_CTLW0       .equ eUSCI_A0_SFR + 00h    ; eUSCI_A0 Control Word Register 0
 396 SD_BRW         .equ eUSCI_A0_SFR + 06h    ; eUSCI_A0 Baud Word Rate 0
 397 SD_RXBUF       .equ eUSCI_A0_SFR + 0Ch    ; eUSCI_A0 Receive Buffer 8
 398 SD_TXBUF       .equ eUSCI_A0_SFR + 0Eh    ; eUSCI_A0 Transmit Buffer 8
 399 SD_IFG         .equ eUSCI_A0_SFR + 1Ch    ; eUSCI_A0 Interrupt Flags Register
 400     .ENDIF ;UCA0_SD
 401
 402 ; ----------------------------------------------------------------------
 403 ; eUSCI_A1
 404 ; ----------------------------------------------------------------------
 405
 406     .IFDEF UCA1_TERM
 407 TERM_CTLW0       .equ eUSCI_A1_SFR + 00h    ; eUSCI_A1 Control Word Register 0
 408 TERM_BRW         .equ eUSCI_A1_SFR + 06h    ; eUSCI_A1 Baud Word Rate 0
 409 TERM_MCTLW       .equ eUSCI_A1_SFR + 08h    ; eUSCI_A1 Modulation Control
 410 TERM_STATW       .equ eUSCI_A1_SFR + 0Ah    ; eUSCI_A1 status Word Register
 411 TERM_RXBUF       .equ eUSCI_A1_SFR + 0Ch    ; eUSCI_A1 Receive Buffer
 412 TERM_TXBUF       .equ eUSCI_A1_SFR + 0Eh    ; eUSCI_A1 Transmit Buffer
 413 TERM_IE          .equ eUSCI_A1_SFR + 1Ah    ; eUSCI_A1 Interrupt Enable Register
 414 TERM_IFG         .equ eUSCI_A1_SFR + 1Ch    ; eUSCI_A1 Interrupt Flags Register
 415 TERM_VEC         .equ 0FFE6h      ; interrupt vector for  eUSCI_A1
 416     .ENDIF ;UCA1_TERM
 417
 418     .IFDEF UCA1_SD
 419 SD_CTLW0       .equ eUSCI_A1_SFR + 00h    ; eUSCI_A1 Control Word Register 0
 420 SD_BRW         .equ eUSCI_A1_SFR + 06h    ; eUSCI_A1 Baud Word Rate 0
 421 SD_RXBUF       .equ eUSCI_A1_SFR + 0Ch    ; eUSCI_A1 Receive Buffer 8
 422 SD_TXBUF       .equ eUSCI_A1_SFR + 0Eh    ; eUSCI_A1 Transmit Buffer 8
 423 SD_IFG         .equ eUSCI_A1_SFR + 1Ch    ; eUSCI_A1 Interrupt Flags Register
 424     .ENDIF ;UCA1_SD
 425
 426
 427 ; ----------------------------------------------------------------------
 428 ; eUSCI_B0
 429 ; ----------------------------------------------------------------------
 430     .IFDEF UCB0_SD
 431 SD_CTLW0       .equ eUSCI_B0_SFR + 00h    ; eUSCI_B0 Control Word Register 0
 432 SD_BRW         .equ eUSCI_B0_SFR + 06h    ; eUSCI_B0 Baud Word Rate 0
 433 SD_RXBUF       .equ eUSCI_B0_SFR + 0Ch    ; eUSCI_B0 Receive Buffer 8
 434 SD_TXBUF       .equ eUSCI_B0_SFR + 0Eh    ; eUSCI_B0 Transmit Buffer 8
 435 SD_IFG         .equ eUSCI_B0_SFR + 2Ch    ; eUSCI_B0 Interrupt Flags Register
 436     .ENDIF ;UCB0_SD
 437
 438