inc/MSP430FR2433.inc

   1 ; MSP430fr2433.inc
   2 ; MSP430fr2433 minimal declarations for Fast FORTH usage
   3     .save
   4     .listing off
   5
   6 DEVICE = "MSP430FR2433"
   7 FR2_FAMILY
   8
   9 ; ----------------------------------------------
  10 ; MSP430FR2433 MEMORY MAP
  11 ; ----------------------------------------------
  12 ; 0000-0FFF = peripherals (4 KB)
  13 ; 1000-17FF = ROM bootstrap loader BSL1 (2k)
  14 ; 1800-19FF = info B (FRAM 512 B)
  15 ; 1A00-1A7F = TLV device descriptor info (FRAM 128 B)
  16 ; 1A80-1FFF = unused
  17 ; 2000-2FFF = RAM (4 KB)
  18 ; 2800-C3FF = unused
  19 ; C400-FF7F = code memory (FRAM 15232 B)
  20 ; FF80-FFFF = interrupt vectors (FRAM 128 B)
  21 ; FFC00-FFFFF = BSL2 (2k)
  22 ; ----------------------------------------------
  23 PAGESIZE        .equ 512         ; MPU unit
  24 ; ----------------------------------------------
  25 ; BSL
  26 ; ----------------------------------------------
  27 BSL1            .equ 01000h
  28 BSL2            .equ 0FFC00h
  29 ; ----------------------------------------------
  30 ; FRAM                          ; INFO B, TLV
  31 ; ----------------------------------------------
  32 INFO_ORG        .equ 01800h
  33 INFO_LEN        .equ 00200h
  34 TLV_ORG         .equ 01A00h      ; Device Descriptor Info (Tag-Lenght-Value)
  35 TLV_LEN         .equ 00080h      ;
  36 ; ----------------------------------------------
  37 ; RAM
  38 ; ----------------------------------------------
  39 RAM_ORG         .equ 02000h
  40 RAM_LEN         .equ 01000h
  41 ; ----------------------------------------------
  42 ; FRAM
  43 ; ----------------------------------------------
  44 MAIN_ORG        .equ 0C400h      ; Code space start
  45 ; ----------------------------------------------
  46 ; Interrupt Vectors and signatures
  47 ; ----------------------------------------------
  48 SIGNATURES      .equ 0FF80h      ; JTAG/BSL signatures
  49 JTAG_SIG1       .equ 0FF80h      ; if 0 (electronic fuse=0) enable JTAG/SBW ; reset by wipe and by S1+<reset>
  50 JTAG_SIG2       .equ 0FF82h      ; if JTAG_SIG <> |0xFFFFFFFF, 0x00000000|, SBW and JTAG are locked
  51 BSL_SIG1        .equ 0FF84h      ;
  52 BSL_SIG2        .equ 0FF86h      ;
  53 JTAG_PASSWORD   .equ 0FF88h      ; 256 bits
  54 BSL_PASSWORD    .equ 0FFE0h      ; 256 bits
  55 I2CSLA0         .equ 0FFA2h      ; UCBxI2COA0 default value address
  56 I2CSLA1         .equ 0FFA4h      ; UCBxI2COA1 default value address
  57 I2CSLA2         .equ 0FFA6h      ; UCBxI2COA2 default value address
  58 I2CSLA3         .equ 0FFA8h      ; UCBxI2COA3 default value address
  59 VECT_ORG        .equ 0FFDAh      ; FFDA-FFFF
  60 VECT_LEN        .equ 26h
  61 ; ----------------------------------------------
  62
  63 ; ----------------------------------------------
  64 ; Interrupt Vectors and signatures - MSP430FR243x
  65 ; ----------------------------------------------
  66 ;    .org    SIGNATURES
  67 ;;Start of JTAG and BSL signatures
  68 ;        .word   0FFFFh      ; JTAG signature 1
  69 ;        .word   0FFFFh      ; JTAG signature 2
  70 ;        .word   0FFFFh      ; BSL signature 1, 5555h to disable BSL
  71 ;        .word   0FFFFh      ; BSL signature 2
  72
  73 ;   .org    INTVECT         ; FFDA-FFFF 18 vectors + reset
  74 ;
  75 ;           .word  reset        ; FFDAh - P2
  76 ;           .word  reset        ; FFDCh - P1
  77 ;           .word  reset        ; FFDEh - ADC10
  78 ;           .word  reset        ; FFE0h - eUSCI_B0
  79 ;           .word  reset        ; FFE2h - eUSCI_A1
  80 ;           .word  reset        ; FFE4h - eUSCI_A0
  81 ;           .word  reset        ; FFE6h - WDT
  82 ;           .word  reset        ; FFE8h - RTC
  83 ;           .word  reset        ; FFEAh - TA3_x
  84 ;           .word  reset        ; FFECh - TA3_0
  85 ;           .word  reset        ; FFEEh - TA2_x
  86 ;           .word  reset        ; FFF0h - TA2_0
  87 ;           .word  reset        ; FFF2h - TA1_x
  88 ;           .word  reset        ; FFF4h - TA1_0
  89 ;           .word  reset        ; FFF6h - TA0_x
  90 ;           .word  reset        ; FFF8h - TA0_0
  91 ;           .word  reset        ; FFFAh - UserNMI
  92 ;           .word  reset        ; FFFCh - SysNMI
  93 ;           .word  reset        ; FFFEh - Reset
  94 ; ----------------------------------------------------------------------
  95 ; MSP430FR2433 Peripheral File Map
  96 ; ----------------------------------------------------------------------
  97 SFR_SFR         .equ 0100h           ; Special function
  98 PMM_SFR         .equ 0120h           ; PMM
  99 SYS_SFR         .equ 0140h           ; SYS
 100 CS_SFR          .equ 0180h           ; Clock System
 101 FRAM_SFR        .equ 01A0h           ; FRAM control
 102 CRC16_SFR       .equ 01C0h
 103 WDT_A_SFR       .equ 01CCh           ; Watchdog
 104 PA_SFR          .equ 0200h           ; PORT1/2
 105 PB_SFR          .equ 0220h           ; PORT3
 106 RTC_SFR         .equ 0300h
 107 TA0_SFR         .equ 0380h
 108 TA1_SFR         .equ 03C0h
 109 TA2_SFR         .equ 0400h
 110 TA3_SFR         .equ 0440h
 111 MPY_SFR         .equ 04C0h
 112 eUSCI_A0_SFR    .equ 0500h           ; eUSCI_A0
 113 eUSCI_A1_SFR    .equ 0520h           ; eUSCI_A1
 114 eUSCI_B0_SFR    .equ 0540h           ; eUSCI_B0
 115 BACK_MEM_SFR    .equ 0660h
 116 ADC10_B_SFR     .equ 0700h
 117
 118 ; ----------------------------------------------------------------------
 119 ; POWER ON RESET AND INITIALIZATION : LOCK PMM_LOCKLPM5
 120 ; ----------------------------------------------------------------------
 121 SFRIE1      .equ SFR_SFR
 122 SFRIFG1     .equ SFR_SFR + 2
 123 SFRRPCR     .equ SFR_SFR + 4
 124
 125 PMMCTL0     .equ PMM_SFR
 126 PMMSWBOR    .equ 4
 127
 128 PM5CTL0     .equ PMM_SFR + 10h    ; Power mode 5 control register 0
 129 LOCKLPM5    .equ 1               ; bit position
 130
 131 ; ----------------------------------------------------------------------
 132 ; POWER ON RESET SYS config
 133 ; ----------------------------------------------------------------------
 134 SYSCTL      .equ SYS_SFR + 00h  ;   System control
 135 SYSBSLC     .equ SYS_SFR + 02h  ;   Bootstrap loader configuration area
 136 SYSJMBC     .equ SYS_SFR + 06h  ;   JTAG mailbox control
 137 SYSJMBI0    .equ SYS_SFR + 08h  ;   JTAG mailbox input 0
 138 SYSJMBI1    .equ SYS_SFR + 0Ah  ;   JTAG mailbox input 1
 139 SYSJMBO0    .equ SYS_SFR + 0Ch  ;   JTAG mailbox output 0
 140 SYSJMBO1    .equ SYS_SFR + 0Eh  ;   JTAG mailbox output 1
 141 SYSBERRIV   .equ SYS_SFR + 18h  ;   Bus Error vector generator
 142 SYSUNIV     .equ SYS_SFR + 1Ah  ;   User NMI vector generator
 143 SYSSNIV     .equ SYS_SFR + 1Ch  ;   System NMI vector generator
 144 SYSRSTIV    .equ SYS_SFR + 1Eh  ;   Reset vector generator
 145 SYSCFG0     .equ SYS_SFR + 20h  ;   System configuration 0
 146 SYSCFG1     .equ SYS_SFR + 22h  ;   System configuration 1
 147 SYSCFG2     .equ SYS_SFR + 24h  ;   System configuration 2
 148
 149 ; SYS Control Bits
 150 ; ...
 151
 152 ; ----------------------------------------------------------------------
 153 ; POWER ON RESET AND INITIALIZATION : WATCHDOG TIMER A
 154 ; ----------------------------------------------------------------------
 155 WDTCTL      .equ WDT_A_SFR + 00h    ; Watchdog Timer Control */
 156
 157 ; WDTCTL Control Bits
 158 WDTPW       .equ 5A00h
 159 WDTHOLD     .equ 0080h  ; WDT - Timer hold
 160 WDTCNTCL    .equ 0008h  ; WDT timer counter clear
 161
 162 ; ----------------------------------------------------------------------
 163 ; FRAM config
 164 ; ----------------------------------------------------------------------
 165 FRCTL0      .equ FRAM_SFR + 00h   ; FRAM Controller Control 0
 166 FRCTL0_H    .equ FRAM_SFR + 01h   ; FRAM Controller Control 0 high byte
 167
 168 ; ----------------------------------------------------------------------
 169 ; POWER ON RESET AND INITIALIZATION : CLOCK SYSTEM
 170 ; ----------------------------------------------------------------------
 171 CSCTL0      .equ CS_SFR + 00h   ; Clock System Control Register 0
 172 CSCTL1      .equ CS_SFR + 02h   ; Clock System Control Register 1
 173 CSCTL2      .equ CS_SFR + 04h   ; Clock System Control Register 2
 174 CSCTL3      .equ CS_SFR + 06h   ; Clock System Control Register 3
 175 CSCTL4      .equ CS_SFR + 08h   ; Clock System Control Register 4
 176 CSCTL5      .equ CS_SFR + 0Ah   ; Clock System Control Register 5
 177 CSCTL6      .equ CS_SFR + 0Ch   ; Clock System Control Register 6
 178 CSCTL7      .equ CS_SFR + 0Eh   ; Clock System Control Register 7
 179 CSCTL8      .equ CS_SFR + 10h   ; Clock System Control Register 8
 180
 181 ; ----------------------------------------------------------------------
 182 ; POWER ON RESET AND INITIALIZATION : PORT1/2
 183 ; ----------------------------------------------------------------------
 184 PAIN        .equ PA_SFR + 00h    ; Port A Input
 185 PAOUT       .equ PA_SFR + 02h    ; Port A Output
 186 PADIR       .equ PA_SFR + 04h    ; Port A Direction
 187 PAREN       .equ PA_SFR + 06h    ; Port A Resistor Enable
 188 PASEL0      .equ PA_SFR + 0Ah    ; Port A Selection 0
 189 PASEL1      .equ PA_SFR + 0Ch    ; Port A Selection 1
 190 PASELC      .equ PA_SFR + 16h    ; Port A Complement Selection
 191 PAIES       .equ PA_SFR + 18h    ; Port A Interrupt Edge Select
 192 PAIE        .equ PA_SFR + 1Ah    ; Port A Interrupt Enable
 193 PAIFG       .equ PA_SFR + 1Ch    ; Port A Interrupt Flag
 194
 195 P1IN        .equ PA_SFR + 00h    ; Port 1 Input
 196 P1OUT       .equ PA_SFR + 02h    ; Port 1 Output
 197 P1DIR       .equ PA_SFR + 04h    ; Port 1 Direction
 198 P1REN       .equ PA_SFR + 06h    ; Port 1 Resistor Enable
 199 P1SEL0      .equ PA_SFR + 0Ah    ; Port 1 Selection 0
 200 P1SEL1      .equ PA_SFR + 0Ch    ; Port 1 Selection 1
 201 P1IV        .equ PA_SFR + 0Eh    ; Port 1 Interrupt Vector word
 202 P1IES       .equ PA_SFR + 18h    ; Port 1 Interrupt Edge Select
 203 P1IE        .equ PA_SFR + 1Ah    ; Port 1 Interrupt Enable
 204 P1IFG       .equ PA_SFR + 1Ch    ; Port 1 Interrupt Flag
 205
 206 P2IN        .equ PA_SFR + 01h    ; Port 2 Input
 207 P2OUT       .equ PA_SFR + 03h    ; Port 2 Output
 208 P2DIR       .equ PA_SFR + 05h    ; Port 2 Direction
 209 P2REN       .equ PA_SFR + 07h    ; Port 2 Resistor Enable
 210 P2SEL0      .equ PA_SFR + 0Bh    ; Port 2 Selection 0
 211 P2SEL1      .equ PA_SFR + 0Dh    ; Port 2 Selection 1
 212 P2IES       .equ PA_SFR + 19h    ; Port 2 Interrupt Edge Select
 213 P2IE        .equ PA_SFR + 1Bh    ; Port 2 Interrupt Enable
 214 P2IFG       .equ PA_SFR + 1Dh    ; Port 2 Interrupt Flag
 215 P2IV        .equ PA_SFR + 1Eh    ; Port 2 Interrupt Vector word
 216
 217 ; ----------------------------------------------------------------------
 218 ; POWER ON RESET AND INITIALIZATION : PORT3
 219 ; ----------------------------------------------------------------------
 220 P3IN        .equ PB_SFR + 00h    ; Port 3 Input */
 221 P3OUT       .equ PB_SFR + 02h    ; Port 3 Output
 222 P3DIR       .equ PB_SFR + 04h    ; Port 3 Direction
 223 P3REN       .equ PB_SFR + 06h    ; Port 3 Resistor Enable
 224 P3SEL0      .equ PB_SFR + 0Ah    ; Port 3 Selection 0
 225 P3SEL1      .equ PB_SFR + 0Ch    ; Port 3 Selection 1
 226
 227 ; ----------------------------------------------------------------------
 228 RTC
 229 ; ----------------------------------------------------------------------
 230 RTCCTL      .equ RTC_SFR + 00h  ; Real-Time Clock Control
 231 RTCIV       .equ RTC_SFR + 04h  ; Real-Time Clock Interrupt Vector
 232 RTCMOD      .equ RTC_SFR + 08h  ; Real-Timer Clock Modulo
 233 RTCCNT      .equ RTC_SFR + 0Ch  ; Real-Time Clock Counter
 234
 235 ; ----------------------------------------------------------------------
 236 MPY_32
 237 ; ----------------------------------------------------------------------
 238 MPY       .equ MPY_SFR + 00h    ; Multiply16 Unsigned/Operand 1 */
 239 MPYS      .equ MPY_SFR + 02h    ; Multiply16 signed/Operand 1
 240 MAC       .equ MPY_SFR + 04h    ; MultiplyAccumulate16 Unsigned/Operand 1 */
 241 MACS      .equ MPY_SFR + 06h    ; MultiplyAccumulate16 signed/Operand 1
 242 OP2       .equ MPY_SFR + 08h    ; Operand2_16 */
 243 RESLO     .equ MPY_SFR + 0Ah    ; 16x16-bit result low - least significant word */
 244 RESHI     .equ MPY_SFR + 0Ch    ; 16x16-bit result high */
 245 SUMEXT    .equ MPY_SFR + 0Eh    ; 16x16-bit sum extension register
 246 MPY32L    .equ MPY_SFR + 10h    ; Multiply32 Unsigned/Operand 1
 247 MPY32H    .equ MPY_SFR + 12h    ; Multiply32 Unsigned/Operand 1
 248 MPYS32L   .equ MPY_SFR + 14h    ; Multiply32 signed/Operand 1
 249 MPYS32H   .equ MPY_SFR + 16h    ; Multiply32 signed/Operand 1
 250 MAC32L    .equ MPY_SFR + 18h    ; MultiplyAccumulate32 Unsigned/Operand 1
 251 MAC32H    .equ MPY_SFR + 1Ah    ; MultiplyAccumulate32 Unsigned/Operand 1
 252 MACS32L   .equ MPY_SFR + 1Ch    ; MultiplyAccumulate32 signed/Operand 1
 253 MACS32H   .equ MPY_SFR + 1Eh    ; MultiplyAccumulate32 signed/Operand 1
 254 OP2L      .equ MPY_SFR + 20h    ; Multiply32 Operand 2
 255 OP2H      .equ MPY_SFR + 22h    ; Multiply32 Operand 2
 256 RES0      .equ MPY_SFR + 24h    ; 32x32-bit result 0 - least significant word */
 257 RES1      .equ MPY_SFR + 26h    ; 32x32-bit result 1 */
 258 RES2      .equ MPY_SFR + 28h    ; 32x32-bit result 2 */
 259 RES3      .equ MPY_SFR + 2Ah    ; 32x32-bit result 3 */
 260 MPY32CTL0 .equ MPY_SFR + 2Ch    ; MPY32 control register 0
 261
 262     .IFDEF UCA0_TERM
 263 ; ----------------------------------------------------------------------
 264 ; eUSCI_A0 as UCA0_TERM
 265 ; ----------------------------------------------------------------------
 266 TERM_CTLW0      .equ eUSCI_A0_SFR + 00h    ; eUSCI_A0 Control Word Register 0
 267 TERM_BRW        .equ eUSCI_A0_SFR + 06h    ; eUSCI_A0 Baud Word Rate 0
 268 TERM_MCTLW      .equ eUSCI_A0_SFR + 08h    ; eUSCI_A0 Modulation Control
 269 TERM_STATW      .equ eUSCI_A0_SFR + 0Ah    ; eUSCI_A0 status Word Register
 270 TERM_RXBUF      .equ eUSCI_A0_SFR + 0Ch    ; eUSCI_A0 Receive Buffer
 271 TERM_TXBUF      .equ eUSCI_A0_SFR + 0Eh    ; eUSCI_A0 Transmit Buffer
 272 TERM_IE         .equ eUSCI_A0_SFR + 1Ah    ; eUSCI_A0 Interrupt Enable Register
 273 TERM_IFG        .equ eUSCI_A0_SFR + 1Ch    ; eUSCI_A0 Interrupt Flags Register
 274
 275 TERM_VEC        .equ 0FFE4h ;  interrupt vector for eUSCI_A0
 276 WAKE_UP         .equ 1      ; UART RX interrupt
 277
 278 RX_TERM         .equ 1
 279 TX_TERM         .equ 2
 280     .ENDIF
 281     .IFDEF UCB0_SD
 282 ; ----------------------------------------------------------------------
 283 ; eUSCI_B0 as UCB0_SD
 284 ; ----------------------------------------------------------------------
 285 SD_CTLW0        .equ eUSCI_A0_SFR + 00h     ; USCI_A0 Control Word Register 0
 286 SD_BRW          .equ eUSCI_A0_SFR + 06h     ; USCI_A0 Baud Word Rate 0
 287 SD_RXBUF        .equ eUSCI_A0_SFR + 0Ch     ; USCI_A0 Receive Buffer 8
 288 SD_TXBUF        .equ eUSCI_A0_SFR + 0Eh     ; USCI_A0 Transmit Buffer 8
 289 SD_IFG          .equ eUSCI_A0_SFR + 2Ch     ; USCI_A0 Interrupt Flags Register
 290 RX_SD           .equ 1
 291 TX_SD           .equ 2
 292     .ENDIF
 293     .IFDEF UCA1_SD
 294 ; ----------------------------------------------------------------------
 295 ; eUSCI_A1 as UCA1_SD
 296 ; ----------------------------------------------------------------------
 297 SD_CTLW0       .equ eUSCI_A1_SFR + 00h      ; USCI_A1 Control Word Register 0
 298 SD_BRW         .equ eUSCI_A1_SFR + 06h      ; USCI_A1 Baud Word Rate 0
 299 SD_RXBUF       .equ eUSCI_A1_SFR + 0Ch      ; USCI_A1 Receive Buffer 8
 300 SD_TXBUF       .equ eUSCI_A1_SFR + 0Eh      ; USCI_A1 Transmit Buffer 8
 301 SD_IFG         .equ eUSCI_A1_SFR + 1Ch      ; USCI_A1 Interrupt Flags Register
 302 RX_SD           .equ 1
 303 TX_SD           .equ 2
 304     .ENDIF
 305     .IFDEF UCB0_TERM
 306 ; ----------------------------------------------------------------------
 307 ; eUSCI_B0 as UCB0_TERM
 308 ; ----------------------------------------------------------------------
 309 TERM_CTLW0      .equ eUSCI_B0_SFR + 00h     ; USCI_B0 Control Word Register 0
 310 TERM_CTLW1      .equ eUSCI_B0_SFR + 02h     ; USCI_B0 Control Word Register 1
 311 TERM_BRW        .equ eUSCI_B0_SFR + 06h     ; USCI_B0 Baud Word Rate 0
 312 TERM_STATW      .equ eUSCI_B0_SFR + 08h     ; USCI_B0 Status Word
 313 TERM_RXBUF      .equ eUSCI_B0_SFR + 0Ch     ; USCI_B0 Receive Buffer 8
 314 TERM_TXBUF      .equ eUSCI_B0_SFR + 0Eh     ; USCI_B0 Transmit Buffer 8
 315 TERM_I2COA0     .equ eUSCI_B0_SFR + 14h     ; USCI_B0 I2C Own Address 0
 316 TERM_ADDRX      .equ eUSCI_B0_SFR + 1Ch     ; USCI_B0  Received Address Register
 317 TERM_I2CSA      .equ eUSCI_B0_SFR + 20h     ; USCI_B0 I2C Slave Address
 318 TERM_IE         .equ eUSCI_B0_SFR + 2Ah     ; USCI_B0 Interrupt Enable
 319 TERM_IFG        .equ eUSCI_B0_SFR + 2Ch     ; USCI_B0 Interrupt Flags Register
 320
 321 TERM_VEC        .equ 0FFE0h ; interrupt vector for eUSCI_B0
 322 WAKE_UP         .equ 4      ; START interrupt
 323
 324 RX_TERM         .equ 1
 325 TX_TERM         .equ 2
 326     .ENDIF