inc/MSP430FR5994.inc

   1 ; MSP430FR5994.inc
   2 ; MSP430FR5994  minimal declarations for FastForth usage
   3 DEVICE = "MSP430FR5994"
   4
   5
   6 ; ----------------------------------------------
   7 ; MSP430FR5994 MEMORY MAP
   8 ; ----------------------------------------------
   9 ; 000A-001F = tiny RAM
  10 ; 0020-0FFF = peripherals (4 KB)
  11 ; 1000-17FF = ROM bootstrap loader BSL0..3 (4x512 B)
  12 ; 1800-187F = FRAM info D (128 B)
  13 ; 1880-18FF = FRAM info C (128 B)
  14 ; 1900-197F = FRAM info B (128 B)
  15 ; 1980-19FF = FRAM info A (128 B)
  16 ; 1A00-1AFF = FRAM TLV device descriptor info (256 B)
  17 ; 1B00-1BFF = unused (256 B)
  18 ; 1C00-2BFF = RAM (4KB)
  19 ; 2C00-3BFF = sharedRAM (4kB)
  20 ; 4400-FF7F = FRAM code memory (FRAM) (MSP430FR59x8/9)
  21 ; 8000-FF7F = FRAM code memory (FRAM) (MSP430FR59x7/8/9)
  22 ; FF80-FFFF = FRAM interrupt vectors and signatures (FRAM)
  23
  24 ; ----------------------------------------------
  25 PAGESIZE        .equ 512         ; MPU unit
  26 ; ----------------------------------------------
  27 ; BSL
  28 ; ----------------------------------------------
  29 BSL             .equ 1000h
  30 ; ----------------------------------------------
  31 ; FRAM                          ; INFO B, A, TLV
  32 ; ----------------------------------------------
  33 INFO_ORG        .equ 01800h
  34 INFO_LEN        .equ 00200h
  35 INFOD_ORG       .equ 01800h
  36 INFOD_LEN       .equ 00080h
  37 INFOC_ORG       .equ 01880h
  38 INFOC_LEN       .equ 00080h
  39 INFOB_ORG       .equ 01900h
  40 INFOB_LEN       .equ 00080h
  41 INFOA_ORG       .equ 01980h
  42 INFOA_LEN       .equ 00080h
  43 TLV_ORG         .equ 01A00h      ; Device Descriptor Info (Tag-Lenght-Value)
  44 TLV_LEN         .equ 00100h      ;
  45 ; ----------------------------------------------
  46 ; RAM
  47 ; ----------------------------------------------
  48 TinyRAM_ORG     .equ 00Ah
  49 TinyRAM_LEN     .equ 016h
  50 RAM_ORG         .equ 01C00h
  51 RAM_LEN         .equ 01000h
  52 SharedRAM_ORG   .equ 02C00h
  53 SharedRAM_LEN   .equ 01000h
  54 ; ----------------------------------------------
  55 ; FRAM
  56 ; ----------------------------------------------
  57 MAIN_ORG        .equ 04000h      ; Code space start
  58 MAIN_LEN        .equ 40000h      ; 256 k FRAM
  59 SIGNATURES      .equ 0FF80h      ; JTAG/BSL signatures
  60 JTAG_SIG1       .equ 0FF80h      ; if 0, enable JTAG/SBW
  61 JTAG_SIG2       .equ 0FF82h      ; if JTAG_SIG1=0xAAAA, length of password string @ JTAG_PASSWORD
  62 BSL_SIG1        .equ 0FF84h      ;
  63 BSL_SIG2        .equ 0FF86h      ;
  64 JTAG_PASSWORD   .equ 0FF88h      ; 256 bits max
  65 IPE_SIG_VALID   .equ 0FF88h      ; one word
  66 IPE_STR_PTR_SRC .equ 0FF8Ah      ; one word
  67 VECT_ORG        .equ 0FFB4h      ; FFB4-FFFF
  68 VECT_LEN        .equ 4Ch
  69 BSL_PASSWORD    .equ 0FFE0h      ; 256 bits
  70 ; ----------------------------------------------
  71 ;    .org    SIGNATURES
  72 ;;Start of JTAG and BSL signatures
  73 ;        .word   0FFFFh      ; JTAG signature 1
  74 ;        .word   0FFFFh      ; JTAG signature 2
  75 ;        .word   0FFFFh      ; BSL signature 1, 5555h to disable BSL
  76 ;        .word   0FFFFh      ; BSL signature 2
  77
  78 ;    .org JTAG_PASSWORD     ;Start of JTAG PASSWORD
  79 ;
  80 ;    .org    INTVECT         ; FFB4-FFFF 37 vectors + reset
  81 ;        .word reset-4       ; 0FFB4h - LEA_Vec
  82 ;        .word reset-4       ; 0FFB6h - P8_Vec
  83 ;        .word reset-4       ; 0FFB8h - P7_Vec
  84 ;        .word reset-4       ; 0FFBAh - eUSCI_B3_Vec
  85 ;        .word reset-4       ; 0FFBCh - eUSCI_B2_Vec
  86 ;        .word reset-4       ; 0FFBEh - eUSCI_B1_Vec
  87 ;        .word reset-4       ; 0FFC0h - eUSCI_A3_Vec
  88 ;        .word reset-4       ; 0FFC2h - eUSCI_A2_Vec
  89 ;        .word reset-4       ; 0FFC4h - P6_Vec
  90 ;        .word reset-4       ; 0FFC6h - P5_Vec
  91 ;        .word reset-4       ; 0FFC8h - TA4_x_Vec
  92 ;        .word reset-4       ; 0FFCAh - TA4_0_Vec
  93 ;        .word reset-4       ; 0FFCCh - AES_Vec
  94 ;        .word reset-4       ; 0FFCEh - RTC_C_Vec
  95 ;        .word reset-4       ; 0FFD0h - P4_Vec=
  96 ;        .word reset-4       ; 0FFD2h - P3_Vec=
  97 ;        .word reset-4       ; 0FFD4h - TA3_x_Vec
  98 ;        .word reset-4       ; 0FFD6h - TA3_0_Vec
  99 ;        .word reset-4       ; 0FFD8h - P2_Vec
 100 ;        .word reset-4       ; 0FFDAh - TA2_x_Vec
 101 ;        .word reset-4       ; 0FFDCh - TA2_0_Vec
 102 ;        .word reset-4       ; 0FFDEh - P1_Vec=
 103 ;;    .org BSL_PASSWORD      ;Start of BSL PASSWORD
 104 ;        .word reset-4       ; 0FFE0h - TA1_x_Vec
 105 ;        .word reset-4       ; 0FFE2h - TA1_0_Vec
 106 ;        .word reset-4       ; 0FFE4h - DMA_Vec
 107 ;        .word reset-4       ; 0FFE6h - eUSCI_A1_Vec
 108 ;        .word reset-4       ; 0FFE8h - TA0_x_Vec
 109 ;        .word reset-4       ; 0FFEAh - TA0_0_Vec
 110 ;        .word reset-4       ; 0FFECh - ADC12_B_Vec
 111 ;        .word reset-4       ; 0FFEEh - eUSCI_B0_Vec
 112 ;        .word reset-4       ; 0FFF0h - eUSCI_A0_Vec
 113 ;        .word reset-4       ; 0FFF2h - WDT_Vec
 114 ;        .word reset-4       ; 0FFF4h - TB0_x_Vec
 115 ;        .word reset-4       ; 0FFF6h - TB0_0_Vec
 116 ;        .word reset-4       ; 0FFF8h - COMP_E_Vec
 117 ;        .word reset-4       ; 0FFFAh - U_NMI_Vec
 118 ;        .word reset-4       ; 0FFFCh - S_NMI_Vec
 119 ;        .word reset         ; 0FFFEh - RST_Vec
 120
 121
 122 ; ----------------------------------------------------------------------
 123 ; MSP430FR5994 Peripheral File Map
 124 ; ----------------------------------------------------------------------
 125 SFR_SFR         .equ 0100h           ; Special function
 126 PMM_SFR         .equ 0120h           ; PMM
 127 FRAM_SFR        .equ 0140h           ; FRAM control
 128 CRC16_SFR       .equ 0150h
 129 RAM_SFR         .equ 0158h
 130 WDT_A_SFR       .equ 015Ch           ; Watchdog
 131 CS_SFR          .equ 0160h           ; Clock System
 132 SYS_SFR         .equ 0180h           ; SYS
 133 REF_SFR         .equ 01B0h           ; REF
 134 PA_SFR          .equ 0200h           ; PORT1/2
 135 PB_SFR          .equ 0220h           ; PORT3/4
 136 PC_SFR          .equ 0240h           ; PORT3/4
 137 PD_SFR          .equ 0260h           ; PORT3/4
 138 PJ_SFR          .equ 0320h           ; PORTJ
 139 TA0_SFR         .equ 0340h
 140 TA1_SFR         .equ 0380h
 141 TB0_SFR         .equ 03C0h
 142 TA2_SFR         .equ 0400h
 143 CTIO0_SFR       .equ 0430h           ; Capacitive Touch IO
 144 TA3_SFR         .equ 0440h
 145 CTIO1_SFR       .equ 0470h           ; Capacitive Touch IO
 146 RTC_C_SFR       .equ 04A0h
 147 MPY_SFR         .equ 04C0h
 148 DMA_CTRL_SFR    .equ 0500h
 149 DMA_CHN0_SFR    .equ 0510h
 150 DMA_CHN1_SFR    .equ 0520h
 151 DMA_CHN2_SFR    .equ 0530h
 152 DMA_CHN3_SFR    .equ 0540h
 153 DMA_CHN4_SFR    .equ 0550h
 154 DMA_CHN5_SFR    .equ 0560h
 155 MPU_SFR         .equ 05A0h           ; memory protect unit
 156 eUSCI_A0_SFR    .equ 05C0h           ; eUSCI_A0
 157 eUSCI_A1_SFR    .equ 05E0h           ; eUSCI_A1
 158 eUSCI_A2_SFR    .equ 0600h           ; eUSCI_A1
 159 eUSCI_A3_SFR    .equ 0620h           ; eUSCI_A1
 160 eUSCI_B0_SFR    .equ 0640h           ; eUSCI_B0
 161 eUSCI_B1_SFR    .equ 0680h           ; eUSCI_B1
 162 eUSCI_B2_SFR    .equ 06C0h           ; eUSCI_B2
 163 eUSCI_B3_SFR    .equ 0700h           ; eUSCI_B3
 164 TA4_SFR         .equ 07C0h
 165 ADC12_B_SFR     .equ 0800h
 166 COMP_E_SFR      .equ 08C0h
 167 CRC32_SFR       .equ 0980h
 168 AES_SFR         .equ 09C0h
 169 LEA_SFR         .equ 0A80h
 170
 171 ; ----------------------------------------------------------------------
 172 ; POWER ON RESET AND INITIALIZATION : LOCK PMM_LOCKLPM5
 173 ; ----------------------------------------------------------------------
 174 SFRIE1      .equ SFR_SFR
 175 SFRIFG1     .equ SFR_SFR + 2
 176 SFRRPCR     .equ SFR_SFR + 4
 177
 178 PMMCTL0     .equ PMM_SFR
 179 PMMSWBOR    .equ 4
 180
 181 PM5CTL0     .equ PMM_SFR + 10h    ; Power mode 5 control register 0
 182 LOCKLPM5    .equ 1
 183
 184 ; ----------------------------------------------------------------------
 185 ; FRAM config
 186 ; ----------------------------------------------------------------------
 187 FRCTL0      .equ FRAM_SFR + 00h ; FRAM Controller Control 0
 188 FRCTL0_H    .equ FRAM_SFR + 01h ; FRAM Controller Control 0 high byte
 189
 190 ; ----------------------------------------------------------------------
 191 ; POWER ON RESET AND INITIALIZATION : WATCHDOG TIMER A
 192 ; ----------------------------------------------------------------------
 193
 194 WDTCTL      .equ WDT_A_SFR + 00h    ; Watchdog Timer Control */
 195
 196 ; WDTCTL Control Bits
 197 WDTPW       .equ 5A00h
 198 WDTHOLD     .equ 0080h  ; WDT - Timer hold
 199 WDTCNTCL    .equ 0008h  ; WDT timer counter clear
 200
 201
 202 ; ----------------------------------------------------------------------
 203 ; POWER ON RESET AND INITIALIZATION : CLOCK SYSTEM
 204 ; ----------------------------------------------------------------------
 205
 206 CSCTL0      .equ CS_SFR + 00h   ; CS Control Register 0
 207 CSCTL0_H    .equ CS_SFR + 01h   ; CS Control Register 0 high byte
 208 CSCTL1      .equ CS_SFR + 02h   ; CS Control Register 1
 209 CSCTL2      .equ CS_SFR + 04h   ; CS Control Register 2
 210 CSCTL3      .equ CS_SFR + 06h   ; CS Control Register 3
 211
 212 ; CSCTL0 Control Bits
 213 CSKEY           .equ 0A5h           ; CS Password
 214 ; CSCTL1 Control Bits
 215 DCORSEL     .equ 0040h
 216 DCOFSEL0    .equ 0002h          ; DCO frequency select Bit: 0
 217 DCOFSEL1    .equ 0004h          ; DCO frequency select Bit: 1
 218 DCOFSEL2    .equ 0008h          ; DCO frequency select Bit: 2
 219 DCOFSEL3    .equ 000Ch          ; DCO frequency select Bit: 21
 220 ; CSCTL2 Control Bits
 221 SELA_LFXCLK .equ 0000h           ; 0 : ACLK Source Select LFXCLK
 222 SELA_VLOCLK .equ 0100h           ; 1 ACLK Source Select VLOCLK 10kHz
 223 SELS_DCOCLK .equ 0030h           ; 3 : SMCLK Source Select DCOCLK
 224 SELM_DCOCLK .equ 0003h           ; 3 : MCLK Source Select DCOCLK
 225 ; CSCTL3 Control Bits
 226 DIVA_0      .equ 0000h           ; ACLK Source Divider 0
 227 DIVS_0      .equ 0000h           ; SMCLK Source Divider 0
 228 DIVM_0      .equ 0000h           ; MCLK Source Divider 0
 229 DIVA_2      .equ 0100h           ; ACLK Source Divider 0
 230 DIVS_2      .equ 0010h           ; SMCLK Source Divider 0
 231 DIVM_2      .equ 0001h           ; MCLK Source Divider 0
 232 DIVA_4      .equ 0200h           ; ACLK Source Divider 0
 233 DIVS_4      .equ 0020h           ; SMCLK Source Divider 0
 234 DIVM_4      .equ 0002h           ; MCLK Source Divider 0
 235 DIVA_8      .equ 0300h           ; ACLK Source Divider 0
 236 DIVS_8      .equ 0030h           ; SMCLK Source Divider 0
 237 DIVM_8      .equ 0003h           ; MCLK Source Divider 0
 238 DIVA_16     .equ 0400h           ; ACLK Source Divider 0
 239 DIVS_16     .equ 0040h           ; SMCLK Source Divider 0
 240 DIVM_16     .equ 0004h           ; MCLK Source Divider 0
 241 DIVA_32     .equ 0500h           ; ACLK Source Divider 0
 242 DIVS_32     .equ 0050h           ; SMCLK Source Divider 0
 243 DIVM_32     .equ 0005h           ; MCLK Source Divider 0
 244
 245 ; ----------------------------------------------------------------------
 246 ; POWER ON RESET AND INITIALIZATION : SYS REGISTERS
 247 ; ----------------------------------------------------------------------
 248
 249 SYSUNIV     .equ SYS_SFR + 001Ah
 250 SYSSNIV     .equ SYS_SFR + 001Ch
 251 SYSRSTIV    .equ SYS_SFR + 001Eh
 252
 253 ; SYS Control Bits
 254 ; ...
 255 ; ----------------------------------------------------------------------
 256 ; POWER ON RESET AND INITIALIZATION : REF
 257 ; ----------------------------------------------------------------------
 258
 259 REFCTL      .equ REF_SFR + 00h       ; REF Shared Reference control register 0
 260
 261 ; REFCTL0 Control Bits
 262 REFON       .equ 0001h               ; REF Reference On
 263 REFTCOFF    .equ 0008h               ; REF Temp.Sensor off
 264
 265 ; ----------------------------------------------------------------------
 266 ; POWER ON RESET AND INITIALIZATION : PORT1/2
 267 ; ----------------------------------------------------------------------
 268
 269 PAIN        .equ PA_SFR + 00h    ; Port A INput
 270 PAOUT       .equ PA_SFR + 02h    ; Port A OUTput
 271 PADIR       .equ PA_SFR + 04h    ; Port A DIRection
 272 PAREN       .equ PA_SFR + 06h    ; Port A Resistor ENable
 273 PASEL0      .equ PA_SFR + 0Ah    ; Port A SELection 0
 274 PASEL1      .equ PA_SFR + 0Ch    ; Port A SELection 1
 275 PASELC      .equ PA_SFR + 16h    ; Port A SELection Complement
 276 PAIES       .equ PA_SFR + 18h    ; Port A Interrupt Edge Select
 277 PAIE        .equ PA_SFR + 1Ah    ; Port A Interrupt Enable
 278 PAIFG       .equ PA_SFR + 1Ch    ; Port A Interrupt FlaG
 279
 280 P1IN        .equ PA_SFR + 00h    ; Port 1 INput
 281 P1OUT       .equ PA_SFR + 02h    ; Port 1 OUTput
 282 P1DIR       .equ PA_SFR + 04h    ; Port 1 DIRection
 283 P1REN       .equ PA_SFR + 06h    ; Port 1 Resistor ENable
 284 P1SEL0      .equ PA_SFR + 0Ah    ; Port 1 SELection 0
 285 P1SEL1      .equ PA_SFR + 0Ch    ; Port 1 SELection 1
 286 P1SELC      .equ PA_SFR + 16h    ; Port 1 SELection Complement
 287 P1IES       .equ PA_SFR + 18h    ; Port 1 Interrupt Edge Select
 288 P1IE        .equ PA_SFR + 1Ah    ; Port 1 Interrupt Enable
 289 P1IFG       .equ PA_SFR + 1Ch    ; Port 1 Interrupt FlaG
 290 P1IV        .equ PA_SFR + 0Eh    ; Port 1 Interrupt Vector word
 291
 292 P2IN        .equ PA_SFR + 01h    ; Port 2 INput
 293 P2OUT       .equ PA_SFR + 03h    ; Port 2 OUTput
 294 P2DIR       .equ PA_SFR + 05h    ; Port 2 DIRection
 295 P2REN       .equ PA_SFR + 07h    ; Port 2 Resistor ENable
 296 P2SEL0      .equ PA_SFR + 0Bh    ; Port 2 SELection 0
 297 P2SEL1      .equ PA_SFR + 0Dh    ; Port 2 SELection 1
 298 P2SELC      .equ PA_SFR + 17h    ; Port 2 SELection Complement
 299 P2IES       .equ PA_SFR + 19h    ; Port 2 Interrupt Edge Select
 300 P2IE        .equ PA_SFR + 1Bh    ; Port 2 Interrupt Enable
 301 P2IFG       .equ PA_SFR + 1Dh    ; Port 2 Interrupt FlaG
 302 P2IV        .equ PA_SFR + 1Eh    ; Port 2 Interrupt Vector word
 303
 304 ; ----------------------------------------------------------------------
 305 ; POWER ON RESET AND INITIALIZATION : PORT3/4
 306 ; ----------------------------------------------------------------------
 307
 308 PBIN        .equ PB_SFR + 00h    ; Port B Input
 309 PBOUT       .equ PB_SFR + 02h    ; Port B Output 1/0 or pullup/pulldown resistor
 310 PBDIR       .equ PB_SFR + 04h    ; Port B Direction
 311 PBREN       .equ PB_SFR + 06h    ; Port B Resistor Enable
 312 PBSEL0      .equ PB_SFR + 0Ah    ; Port B Selection 0
 313 PBSEL1      .equ PB_SFR + 0Ch    ; Port B Selection 1
 314 PBSELC      .equ PB_SFR + 16h    ; Port B Complement Selection
 315 PBIES       .equ PB_SFR + 18h    ; Port B Interrupt Edge Select
 316 PBIE        .equ PB_SFR + 1Ah    ; Port B Interrupt Enable
 317 PBIFG       .equ PB_SFR + 1Ch    ; Port B Interrupt Flag
 318
 319 P3IN        .equ PB_SFR + 00h    ; Port 3 Input */
 320 P3OUT       .equ PB_SFR + 02h    ; Port 3 Output
 321 P3DIR       .equ PB_SFR + 04h    ; Port 3 Direction
 322 P3REN       .equ PB_SFR + 06h    ; Port 3 Resistor Enable
 323 P3SEL0      .equ PB_SFR + 0Ah    ; Port 3 Selection 0
 324 P3SEL1      .equ PB_SFR + 0Ch    ; Port 3 Selection 1
 325 P3SELC      .equ PB_SFR + 16h    ; Port 3 Complement Selection
 326 P3IES       .equ PB_SFR + 18h    ; Port 3 Interrupt Edge Select
 327 P3IE        .equ PB_SFR + 1Ah    ; Port 3 Interrupt Enable
 328 P3IFG       .equ PB_SFR + 1Ch    ; Port 3 Interrupt Flag
 329 P3IV        .equ PB_SFR + 0Eh    ; Port 3 Interrupt Vector word
 330
 331 P4IN        .equ PB_SFR + 01h    ; Port 4 Input */
 332 P4OUT       .equ PB_SFR + 03h    ; Port 4 Output
 333 P4DIR       .equ PB_SFR + 05h    ; Port 4 Direction
 334 P4REN       .equ PB_SFR + 07h    ; Port 4 Resistor Enable
 335 P4SEL0      .equ PB_SFR + 0Bh    ; Port 4 Selection 0
 336 P4SEL1      .equ PB_SFR + 0Dh    ; Port 4 Selection 1
 337 P4SELC      .equ PB_SFR + 17h    ; Port 4 Complement Selection
 338 P4IES       .equ PB_SFR + 19h    ; Port 4 Interrupt Edge Select
 339 P4IE        .equ PB_SFR + 1Bh    ; Port 4 Interrupt Enable
 340 P4IFG       .equ PB_SFR + 1Dh    ; Port 4 Interrupt Flag
 341 P4IV        .equ PB_SFR + 1Eh    ; Port 4 Interrupt Vector word
 342
 343 ; ----------------------------------------------------------------------
 344 ; POWER ON RESET AND INITIALIZATION : PORT5/6
 345 ; ----------------------------------------------------------------------
 346
 347 PCIN        .equ PC_SFR + 00h    ; Port C Input
 348 PCOUT       .equ PC_SFR + 02h    ; Port C Output
 349 PCDIR       .equ PC_SFR + 04h    ; Port C Direction
 350 PCREN       .equ PC_SFR + 06h    ; Port C Resistor Enable
 351 PCSEL0      .equ PC_SFR + 0Ah    ; Port C Selection 0
 352 PCSEL1      .equ PC_SFR + 0Ch    ; Port C Selection 1
 353 PCSELC      .equ PC_SFR + 16h    ; Port C Complement Selection
 354 PCIES       .equ PC_SFR + 18h    ; Port C Interrupt Edge Select
 355 PCIE        .equ PC_SFR + 1Ah    ; Port C Interrupt Enable
 356 PCIFG       .equ PC_SFR + 1Ch    ; Port C Interrupt Flag
 357
 358 P5IN        .equ PC_SFR + 00h    ; Port 5 Input
 359 P5OUT       .equ PC_SFR + 02h    ; Port 5 Output
 360 P5DIR       .equ PC_SFR + 04h    ; Port 5 Direction
 361 P5REN       .equ PC_SFR + 06h    ; Port 5 Resistor Enable
 362 P5SEL0      .equ PC_SFR + 0Ah    ; Port 5 Selection 0
 363 P5SEL1      .equ PC_SFR + 0Ch    ; Port 5 Selection 1
 364 P5IV        .equ PC_SFR + 0Eh    ; Port 5 Interrupt Vector word
 365 P5SELC      .equ PC_SFR + 16h    ; Port 5 Complement Selection
 366 P5IES       .equ PC_SFR + 18h    ; Port 5 Interrupt Edge Select
 367 P5IE        .equ PC_SFR + 1Ah    ; Port 5 Interrupt Enable
 368 P5IFG       .equ PC_SFR + 1Ch    ; Port 5 Interrupt Flag
 369
 370 P6IN        .equ PC_SFR + 01h    ; Port 6 Input
 371 P6OUT       .equ PC_SFR + 03h    ; Port 6 Output
 372 P6DIR       .equ PC_SFR + 05h    ; Port 6 Direction
 373 P6REN       .equ PC_SFR + 07h    ; Port 6 Resistor Enable
 374 P6SEL0      .equ PC_SFR + 0Bh    ; Port 6 Selection 0
 375 P6SEL1      .equ PC_SFR + 0Dh    ; Port 6 Selection 1
 376 P6SELC      .equ PC_SFR + 17h    ; Port 6 Complement Selection
 377 P6IES       .equ PC_SFR + 19h    ; Port 6 Interrupt Edge Select
 378 P6IE        .equ PC_SFR + 1Bh    ; Port 6 Interrupt Enable
 379 P6IFG       .equ PC_SFR + 1Dh    ; Port 6 Interrupt Flag
 380 P6IV        .equ PC_SFR + 1Eh    ; Port 6 Interrupt Vector word
 381
 382 ; ----------------------------------------------------------------------
 383 ; POWER ON RESET AND INITIALIZATION : PORT7/8
 384 ; ----------------------------------------------------------------------
 385
 386 PDIN        .equ PD_SFR + 00h    ; Port D Input
 387 PDOUT       .equ PD_SFR + 02h    ; Port D Output
 388 PDDIR       .equ PD_SFR + 04h    ; Port D Direction
 389 PDREN       .equ PD_SFR + 06h    ; Port D Resistor Enable
 390 PDSEL0      .equ PD_SFR + 0Ah    ; Port D Selection 0
 391 PDSEL1      .equ PD_SFR + 0Ch    ; Port D Selection 1
 392 PDSELC      .equ PD_SFR + 16h    ; Port D Complement Selection
 393 PDIES       .equ PD_SFR + 18h    ; Port D Interrupt Edge Select
 394 PDIE        .equ PD_SFR + 1Ah    ; Port D Interrupt Enable
 395 PDIFG       .equ PD_SFR + 1Ch    ; Port D Interrupt Flag
 396
 397 P7IN        .equ PD_SFR + 00h    ; Port 7 Input
 398 P7OUT       .equ PD_SFR + 02h    ; Port 7 Output
 399 P7DIR       .equ PD_SFR + 04h    ; Port 7 Direction
 400 P7REN       .equ PD_SFR + 06h    ; Port 7 Resistor Enable
 401 P7SEL0      .equ PD_SFR + 0Ah    ; Port 7 Selection 0
 402 P7SEL1      .equ PD_SFR + 0Ch    ; Port 7 Selection 1
 403 P7IV        .equ PD_SFR + 0Eh    ; Port 7 Interrupt Vector word
 404 P7SELC      .equ PD_SFR + 16h    ; Port 7 Complement Selection
 405 P7IES       .equ PD_SFR + 18h    ; Port 7 Interrupt Edge Select
 406 P7IE        .equ PD_SFR + 1Ah    ; Port 7 Interrupt Enable
 407 P7IFG       .equ PD_SFR + 1Ch    ; Port 7 Interrupt Flag
 408
 409 P8IN        .equ PD_SFR + 01h    ; Port 8 Input
 410 P8OUT       .equ PD_SFR + 03h    ; Port 8 Output
 411 P8DIR       .equ PD_SFR + 05h    ; Port 8 Direction
 412 P8REN       .equ PD_SFR + 07h    ; Port 8 Resistor Enable
 413 P8SEL0      .equ PD_SFR + 0Bh    ; Port 8 Selection 0
 414 P8SEL1      .equ PD_SFR + 0Dh    ; Port 8 Selection 1
 415 P8SELC      .equ PD_SFR + 16h    ; Port 8 Complement Selection
 416 P8IES       .equ PD_SFR + 19h    ; Port 8 Interrupt Edge Select
 417 P8IE        .equ PD_SFR + 1Bh    ; Port 8 Interrupt Enable
 418 P8IFG       .equ PD_SFR + 1Dh    ; Port 8 Interrupt Flag
 419 P8IV        .equ PD_SFR + 1Eh    ; Port 8 Interrupt Vector word
 420
 421
 422 ; ----------------------------------------------------------------------
 423 ; POWER ON RESET AND INITIALIZATION : PORTJ
 424 ; ----------------------------------------------------------------------
 425
 426 PJIN        .equ PJ_SFR + 00h   ; Port J INput
 427 PJOUT       .equ PJ_SFR + 02h   ; Port J OUTput
 428 PJDIR       .equ PJ_SFR + 04h   ; Port J DIRection
 429 PJREN       .equ PJ_SFR + 06h   ; Port J Resistor ENable
 430 PJSEL0      .equ PJ_SFR + 0Ah   ; Port 2 SELection 0
 431 PJSEL1      .equ PJ_SFR + 0Ch   ; Port 2 SELection 1
 432 PJSELC      .equ PJ_SFR + 16h   ; Port 2 SELection Complement; PJ 5-0 usage
 433
 434
 435 ; ----------------------------------------------------------------------
 436 RTC_C
 437 ; ----------------------------------------------------------------------
 438 RTCCTL0_L   .equ RTC_C_SFR + 00h
 439 RTCCTL0_H   .equ RTC_C_SFR + 01h
 440 RTCCTL1     .equ RTC_C_SFR + 02h
 441 RTCCTL3     .equ RTC_C_SFR + 03h
 442 RTCOCAL     .equ RTC_C_SFR + 04h
 443 RTCTCMP     .equ RTC_C_SFR + 06h
 444 RTCPS0CTL   .equ RTC_C_SFR + 08h
 445 RTCPS1CTL   .equ RTC_C_SFR + 0Ah
 446 RTCPS       .equ RTC_C_SFR + 0Ch ; = RT1PS:RT0PS
 447 RTCIV       .equ RTC_C_SFR + 0Eh
 448 RTCSEC      .equ RTC_C_SFR + 10h
 449 RTCCNT1     .equ RTC_C_SFR + 10h
 450 RTCMIN      .equ RTC_C_SFR + 11h
 451 RTCCNT2     .equ RTC_C_SFR + 11h
 452 RTCHOUR     .equ RTC_C_SFR + 12h
 453 RTCCNT3     .equ RTC_C_SFR + 12h
 454 RTCDOW      .equ RTC_C_SFR + 13h
 455 RTCCNT4     .equ RTC_C_SFR + 13h
 456 RTCDAY      .equ RTC_C_SFR + 14h
 457 RTCMON      .equ RTC_C_SFR + 15h
 458 RTCYEAR     .equ RTC_C_SFR + 16h
 459
 460 RTCHOLD     .equ 40h
 461 RTCRDY      .equ 10h
 462
 463 ; ----------------------------------------------------------------------
 464 MPY_32
 465 ; ----------------------------------------------------------------------
 466
 467 MPY         .equ MPY_SFR + 00h  ; Multiply16 Unsigned/Operand 1 */
 468 MPYS        .equ MPY_SFR + 02h  ; Multiply16 signed/Operand 1
 469 MAC         .equ MPY_SFR + 04h  ; MultiplyAccumulate16 Unsigned/Operand 1 */
 470 MACS        .equ MPY_SFR + 06h  ; MultiplyAccumulate16 signed/Operand 1
 471 OP2         .equ MPY_SFR + 08h  ; Operand2_16 */
 472 RESLO       .equ MPY_SFR + 0Ah  ; 16x16-bit result low - least significant word */
 473 RESHI       .equ MPY_SFR + 0Ch  ; 16x16-bit result high */
 474 SUMEXT      .equ MPY_SFR + 0Eh  ; 16x16-bit sum extension register
 475 MPY32L      .equ MPY_SFR + 10h  ; Multiply32 Unsigned/Operand 1
 476 MPY32H      .equ MPY_SFR + 12h  ; Multiply32 Unsigned/Operand 1
 477 MPYS32L     .equ MPY_SFR + 14h  ; Multiply32 signed/Operand 1
 478 MPYS32H     .equ MPY_SFR + 16h  ; Multiply32 signed/Operand 1
 479 MAC32L      .equ MPY_SFR + 18h  ; MultiplyAccumulate32 Unsigned/Operand 1
 480 MAC32H      .equ MPY_SFR + 1Ah  ; MultiplyAccumulate32 Unsigned/Operand 1
 481 MACS32L     .equ MPY_SFR + 1Ch  ; MultiplyAccumulate32 signed/Operand 1
 482 MACS32H     .equ MPY_SFR + 1Eh  ; MultiplyAccumulate32 signed/Operand 1
 483 OP2L        .equ MPY_SFR + 20h  ; Multiply32 Operand 2
 484 OP2H        .equ MPY_SFR + 22h  ; Multiply32 Operand 2
 485 RES0        .equ MPY_SFR + 24h  ; 32x32-bit result 0 - least significant word */
 486 RES1        .equ MPY_SFR + 26h  ; 32x32-bit result 1 */
 487 RES2        .equ MPY_SFR + 28h  ; 32x32-bit result 2 */
 488 RES3        .equ MPY_SFR + 2Ah  ; 32x32-bit result 3 */
 489 MPY32CTL0   .equ MPY_SFR + 2Ch  ; MPY32 control register 0
 490
 491 MPUCTL0     .equ MPU_SFR + 00h  ; MPU control 0
 492 MPUCTL1     .equ MPU_SFR + 02h  ; MPU control 1
 493 MPUSEGB2    .equ MPU_SFR + 04h  ; MPU Segmentation Border 2
 494 MPUSEGB1    .equ MPU_SFR + 06h  ; MPU Segmentation Border 1
 495 MPUSAM      .equ MPU_SFR + 08h  ; MPU access management
 496 MPUIPC0     .equ MPU_SFR + 0Ah  ; MPU IP control 0
 497 MPUIPSEGB2  .equ MPU_SFR + 0Ch  ; MPU IP Encapsulation Segment Border 2
 498 MPUIPSEGB1  .equ MPU_SFR + 0Eh  ; MPU IP Encapsulation Segment Border 1
 499
 500     .IFDEF UCA0_TERM
 501 ; ----------------------------------------------------------------------
 502 ; eUSCI_A0
 503 ; ----------------------------------------------------------------------
 504 TERM_CTLW0  .equ eUSCI_A0_SFR + 00h ; eUSCI_A0 Control Word Register 0
 505 TERM_BRW    .equ eUSCI_A0_SFR + 06h ; eUSCI_A0 Baud Word Rate 0
 506 TERM_MCTLW  .equ eUSCI_A0_SFR + 08h ; eUSCI_A0 Modulation Control
 507 TERM_STATW  .equ eUSCI_A0_SFR + 0Ah ; eUSCI_A0 status Word Register
 508 TERM_RXBUF  .equ eUSCI_A0_SFR + 0Ch ; eUSCI_A0 Receive Buffer
 509 TERM_TXBUF  .equ eUSCI_A0_SFR + 0Eh ; eUSCI_A0 Transmit Buffer
 510 TERM_IE     .equ eUSCI_A0_SFR + 1Ah ; eUSCI_A0 Interrupt Enable Register
 511 TERM_IFG    .equ eUSCI_A0_SFR + 1Ch ; eUSCI_A0 Interrupt Flags Register
 512
 513 TERM_VEC    .equ 0FFF0h ; interrupt vector for  eUSCI_A0
 514 WAKE_UP     .equ 1      ; UART RX interrupt
 515
 516 RX_TERM     .equ 1
 517 TX_TERM     .equ 2
 518
 519     .ENDIF ;UCA0_TERM
 520
 521     .IFDEF UCB0_SD
 522 ; ----------------------------------------------------------------------
 523 ; eUSCI_B0
 524 ; ----------------------------------------------------------------------
 525 SD_CTLW0    .equ eUSCI_B0_SFR + 00h ; eUSCI_B0 Control Word Register 0
 526 SD_BRW      .equ eUSCI_B0_SFR + 06h ; eUSCI_B0 Baud Word Rate 0
 527 SD_RXBUF    .equ eUSCI_B0_SFR + 0Ch ; eUSCI_B0 Receive Buffer 8
 528 SD_TXBUF    .equ eUSCI_B0_SFR + 0Eh ; eUSCI_B0 Transmit Buffer 8
 529 SD_IFG      .equ eUSCI_B0_SFR + 2Ch ; eUSCI_B0 Interrupt Flags Register
 530 RX_SD       .equ 1
 531 TX_SD       .equ 2
 532
 533     .ENDIF ;UCB0_SD
 534
 535
 536     .IFDEF UCB2_TERM
 537 ; ----------------------------------------------------------------------
 538 ; eUSCI_B2
 539 ; ----------------------------------------------------------------------
 540 TERM_CTLW0  .equ eUSCI_B2_SFR + 00h ; USCI_B2 Control Word Register 0
 541 TERM_CTLW1  .equ eUSCI_B2_SFR + 02h ; USCI_B2 Control Word Register 1
 542 TERM_BRW    .equ eUSCI_B2_SFR + 06h ; USCI_B2 Baud Word Rate 0
 543 TERM_STATW  .equ eUSCI_B2_SFR + 08h ; USCI_B2 Status Word
 544 TERM_RXBUF  .equ eUSCI_B2_SFR + 0Ch ; USCI_B2 Receive Buffer 8
 545 TERM_TXBUF  .equ eUSCI_B2_SFR + 0Eh ; USCI_B2 Transmit Buffer 8
 546 TERM_I2COA0 .equ eUSCI_B2_SFR + 14h ; USCI_B2 I2C Own Address 0
 547 TERM_ADDRX  .equ eUSCI_B2_SFR + 1Ch ; USCI_B2  Received Address Register
 548 TERM_I2CSA  .equ eUSCI_B2_SFR + 20h ; USCI_B2 I2C Slave Address
 549 TERM_IE     .equ eUSCI_B2_SFR + 2Ah ; USCI_B2 Interrupt Enable
 550 TERM_IFG    .equ eUSCI_B2_SFR + 2Ch ; USCI_B2 Interrupt Flags Register
 551
 552 TERM_VEC    .equ 0FFBCh ; interrupt vector for eUSCI_B2
 553 WAKE_UP     .equ 4      ; START interrupt
 554
 555 RX_TERM     .equ 1
 556 TX_TERM     .equ 2
 557
 558     .ENDIF ;UCB0_TERM
 559