de1_nes/de1_nes.qsf

   1 # -------------------------------------------------------------------------- #\r
   2 #\r
   3 # Copyright (C) 1991-2013 Altera Corporation\r
   4 # Your use of Altera Corporation's design tools, logic functions \r
   5 # and other software and tools, and its AMPP partner logic \r
   6 # functions, and any output files from any of the foregoing \r
   7 # (including device programming or simulation files), and any \r
   8 # associated documentation or information are expressly subject \r
   9 # to the terms and conditions of the Altera Program License \r
  10 # Subscription Agreement, Altera MegaCore Function License \r
  11 # Agreement, or other applicable license agreement, including, \r
  12 # without limitation, that your use is for the sole purpose of \r
  13 # programming logic devices manufactured by Altera and sold by \r
  14 # Altera or its authorized distributors.  Please refer to the \r
  15 # applicable agreement for further details.\r
  16 #\r
  17 # -------------------------------------------------------------------------- #\r
  18 #\r
  19 # Quartus II 32-bit\r
  20 # Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition\r
  21 # Date created = 10:56:05  January 03, 2016\r
  22 #\r
  23 # -------------------------------------------------------------------------- #\r
  24 #\r
  25 # Notes:\r
  26 #\r
  27 # 1) The default values for assignments are stored in the file:\r
  28 #               de1_nes_assignment_defaults.qdf\r
  29 #    If this file doesn't exist, see file:\r
  30 #               assignment_defaults.qdf\r
  31 #\r
  32 # 2) Altera recommends that you do not modify this file. This\r
  33 #    file is updated automatically by the Quartus II software\r
  34 #    and any changes you make may be lost or overwritten.\r
  35 #\r
  36 # -------------------------------------------------------------------------- #\r
  37 \r
  38 \r
  39 set_global_assignment -name FAMILY "Cyclone II"\r
  40 set_global_assignment -name DEVICE EP2C20F484C7\r
  41 set_global_assignment -name TOP_LEVEL_ENTITY de1_nes\r
  42 set_global_assignment -name ORIGINAL_QUARTUS_VERSION "13.0 SP1"\r
  43 set_global_assignment -name PROJECT_CREATION_TIME_DATE "10:56:05  JANUARY 03, 2016"\r
  44 set_global_assignment -name LAST_QUARTUS_VERSION "13.0 SP1"\r
  45 set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files\r
  46 set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0\r
  47 set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85\r
  48 set_global_assignment -name DEVICE_FILTER_PACKAGE FBGA\r
  49 set_global_assignment -name DEVICE_FILTER_PIN_COUNT 484\r
  50 set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 7\r
  51 set_global_assignment -name ERROR_CHECK_FREQUENCY_DIVISOR 1\r
  52 ##VGA\r
  53 set_location_assignment PIN_D9 -to r[0]\r
  54 set_location_assignment PIN_C9 -to r[1]\r
  55 set_location_assignment PIN_A7 -to r[2]\r
  56 set_location_assignment PIN_B7 -to r[3]\r
  57 set_location_assignment PIN_B8 -to g[0]\r
  58 set_location_assignment PIN_C10 -to g[1]\r
  59 set_location_assignment PIN_B9 -to g[2]\r
  60 set_location_assignment PIN_A8 -to g[3]\r
  61 set_location_assignment PIN_A9 -to b[0]\r
  62 set_location_assignment PIN_D11 -to b[1]\r
  63 set_location_assignment PIN_A10 -to b[2]\r
  64 set_location_assignment PIN_B10 -to b[3]\r
  65 set_location_assignment PIN_A11 -to h_sync_n\r
  66 set_location_assignment PIN_B11 -to v_sync_n\r
  67 \r
  68 #other\r
  69 set_location_assignment PIN_L1 -to base_clk\r
  70 set_location_assignment PIN_R22 -to rst_n\r
  71 \r
  72 #chr rom mirror setting\r
  73 set_location_assignment PIN_L2 -to nt_v_mirror\r
  74 \r
  75 \r
  76 #project files\r
  77 set_global_assignment -name VHDL_FILE motonesfpga_common.vhd\r
  78 set_global_assignment -name VHDL_FILE address_decoder.vhd\r
  79 set_global_assignment -name VHDL_FILE clock/clock_divider.vhd\r
  80 set_global_assignment -name VHDL_FILE mem/ram.vhd\r
  81 set_global_assignment -name VHDL_FILE apu/apu.vhd\r
  82 \r
  83 #ppu block...\r
  84 set_global_assignment -name VHDL_FILE mem/chr_rom.vhd\r
  85 set_global_assignment -name VHDL_FILE ppu/ppu_registers.vhd\r
  86 set_global_assignment -name VHDL_FILE ppu/vga_ppu.vhd\r
  87 set_global_assignment -name VHDL_FILE ppu/ppu.vhd\r
  88 \r
  89 #set_global_assignment -name VHDL_FILE "dummy-ppu.vhd"\r
  90 \r
  91 #cpu block...\r
  92 #set_global_assignment -name VHDL_FILE mem/prg_rom.vhd\r
  93 #set_global_assignment -name VHDL_FILE cpu/cpu_registers.vhd\r
  94 #set_global_assignment -name VHDL_FILE cpu/alu.vhd\r
  95 #set_global_assignment -name VHDL_FILE cpu/decoder.vhd\r
  96 #set_global_assignment -name VHDL_FILE cpu/mos6502.vhd\r
  97 \r
  98 set_global_assignment -name VHDL_FILE "dummy-mos6502.vhd"\r
  99 \r
 100 #entire motones element...\r
 101 set_global_assignment -name VHDL_FILE de1_nes.vhd\r
 102 \r
 103 #need this config to program active serial mode...\r
 104 set_global_assignment -name STRATIX_CONFIGURATION_DEVICE EPCS4\r
 105 \r
 106 #other setting...\r
 107 set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top\r
 108 set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top\r
 109 set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top\r
 110 \r
 111 \r
 112 set_global_assignment -name EDA_SIMULATION_TOOL "ModelSim-Altera (VHDL)"\r
 113 set_global_assignment -name EDA_OUTPUT_DATA_FORMAT VHDL -section_id eda_simulation\r
 114 set_global_assignment -name SDC_FILE "mos6502-timing.sdc"\r
 115 \r
 116 \r
 117 #timing opimizations....\r
 118 #set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL"\r
 119 #set_global_assignment -name SMART_RECOMPILE ON\r
 120 #set_global_assignment -name OPTIMIZE_HOLD_TIMING "ALL PATHS"\r
 121 #set_global_assignment -name ENABLE_DRC_SETTINGS ON\r
 122 #set_global_assignment -name CYCLONEII_OPTIMIZATION_TECHNIQUE SPEED\r
 123 #set_global_assignment -name PHYSICAL_SYNTHESIS_COMBO_LOGIC ON\r
 124 #set_global_assignment -name PHYSICAL_SYNTHESIS_REGISTER_DUPLICATION ON\r
 125 #set_global_assignment -name PHYSICAL_SYNTHESIS_REGISTER_RETIMING ON\r
 126 #set_global_assignment -name ROUTER_TIMING_OPTIMIZATION_LEVEL MAXIMUM\r
 127 #set_global_assignment -name AUTO_PACKED_REGISTERS_STRATIXII NORMAL\r
 128 #set_global_assignment -name SYNTH_TIMING_DRIVEN_SYNTHESIS ON\r
 129 #set_global_assignment -name ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP ON\r
 130 #set_global_assignment -name FITTER_EFFORT "STANDARD FIT"\r
 131 #set_global_assignment -name AUTO_SHIFT_REGISTER_RECOGNITION ALWAYS\r
 132 #set_global_assignment -name REMOVE_REDUNDANT_LOGIC_CELLS ON\r
 133 #set_global_assignment -name MUX_RESTRUCTURE OFF\r
 134 #set_global_assignment -name ALLOW_ANY_ROM_SIZE_FOR_RECOGNITION ON\r
 135 #set_global_assignment -name ALLOW_ANY_RAM_SIZE_FOR_RECOGNITION ON\r
 136 #set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION ON\r
 137 #set_global_assignment -name ALLOW_SHIFT_REGISTER_MERGING_ACROSS_HIERARCHIES ALWAYS\r
 138 #set_global_assignment -name PHYSICAL_SYNTHESIS_COMBO_LOGIC_FOR_AREA ON\r
 139 #set_global_assignment -name PHYSICAL_SYNTHESIS_MAP_LOGIC_TO_MEMORY_FOR_AREA ON\r
 140 #set_global_assignment -name AUTO_RAM_RECOGNITION ON\r
 141 #set_global_assignment -name FITTER_AGGRESSIVE_ROUTABILITY_OPTIMIZATION ALWAYS\r
 142 #set_global_assignment -name OPTIMIZE_TIMING "NORMAL COMPILATION"\r
 143 #set_instance_assignment -name GLOBAL_SIGNAL "GLOBAL CLOCK" -to base_clk\r
 144 set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL"\r
 145 set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top