nxtOSEK/lejos_nxj/src/libnxt/test/at91sam7s256.h

   1 //  ----------------------------------------------------------------------------\r
   2 //          ATMEL Microcontroller Software Support  -  ROUSSET  -\r
   3 //  ----------------------------------------------------------------------------\r
   4 //  DISCLAIMER:  THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
   5 //  IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
   6 //  MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
   7 //  DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
   8 //  INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
   9 //  LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  10 //  OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  11 //  LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  12 //  NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  13 //  EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  14 //  ----------------------------------------------------------------------------\r
  15 // File Name           : AT91SAM7S256.h\r
  16 // Object              : AT91SAM7S256 definitions\r
  17 // Generated           : AT91 SW Application Group  03/08/2005 (15:46:13)\r
  18 //\r
  19 // CVS Reference       : /AT91SAM7S256.pl/1.8/Wed Feb  9 15:29:26 2005//\r
  20 // CVS Reference       : /SYS_SAM7S.pl/1.2/Tue Feb  1 17:01:52 2005//\r
  21 // CVS Reference       : /MC_SAM7S.pl/1.2/Tue Feb  1 17:01:00 2005//\r
  22 // CVS Reference       : /PMC_SAM7S_USB.pl/1.4/Tue Feb  8 13:58:22 2005//\r
  23 // CVS Reference       : /RSTC_SAM7S.pl/1.1/Tue Feb  1 16:16:35 2005//\r
  24 // CVS Reference       : /RTTC_6081A.pl/1.2/Tue Nov  9 14:43:58 2004//\r
  25 // CVS Reference       : /PITC_6079A.pl/1.2/Tue Nov  9 14:43:56 2004//\r
  26 // CVS Reference       : /WDTC_6080A.pl/1.3/Tue Nov  9 14:44:00 2004//\r
  27 // CVS Reference       : /VREG_6085B.pl/1.1/Tue Feb  1 16:05:48 2005//\r
  28 // CVS Reference       : /UDP_6083C.pl/1.1/Mon Jan 31 13:01:46 2005//\r
  29 // CVS Reference       : /AIC_6075A.pl/1.1/Fri Jun 28 10:36:48 2002//\r
  30 // CVS Reference       : /PIO_6057A.pl/1.2/Thu Feb  3 10:18:28 2005//\r
  31 // CVS Reference       : /DBGU_6059D.pl/1.1/Mon Jan 31 13:15:32 2005//\r
  32 // CVS Reference       : /US_6089C.pl/1.1/Mon Jul 12 18:23:26 2004//\r
  33 // CVS Reference       : /SPI_6088D.pl/1.2/Mon Feb 14 07:24:18 2005//\r
  34 // CVS Reference       : /SSC_6078A.pl/1.1/Tue Jul 13 07:45:40 2004//\r
  35 // CVS Reference       : /TC_6082A.pl/1.6/Fri Feb 18 13:53:30 2005//\r
  36 // CVS Reference       : /TWI_6061A.pl/1.1/Tue Jul 13 07:38:06 2004//\r
  37 // CVS Reference       : /PDC_6074C.pl/1.2/Thu Feb  3 08:48:54 2005//\r
  38 // CVS Reference       : /ADC_6051C.pl/1.1/Fri Oct 17 09:12:38 2003//\r
  39 // CVS Reference       : /PWM_6044D.pl/1.1/Tue Apr 27 14:53:52 2004//\r
  40 //  ----------------------------------------------------------------------------\r
  41 \r
  42 #ifndef AT91SAM7S256_H\r
  43 #define AT91SAM7S256_H\r
  44 \r
  45 typedef volatile unsigned int AT91_REG;// Hardware register definition\r
  46 \r
  47 // *****************************************************************************\r
  48 //              SOFTWARE API DEFINITION  FOR System Peripherals\r
  49 // *****************************************************************************\r
  50 typedef struct _AT91S_SYS {\r
  51         AT91_REG         AIC_SMR[32];   // Source Mode Register\r
  52         AT91_REG         AIC_SVR[32];   // Source Vector Register\r
  53         AT91_REG         AIC_IVR;       // IRQ Vector Register\r
  54         AT91_REG         AIC_FVR;       // FIQ Vector Register\r
  55         AT91_REG         AIC_ISR;       // Interrupt Status Register\r
  56         AT91_REG         AIC_IPR;       // Interrupt Pending Register\r
  57         AT91_REG         AIC_IMR;       // Interrupt Mask Register\r
  58         AT91_REG         AIC_CISR;      // Core Interrupt Status Register\r
  59         AT91_REG         Reserved0[2];  //\r
  60         AT91_REG         AIC_IECR;      // Interrupt Enable Command Register\r
  61         AT91_REG         AIC_IDCR;      // Interrupt Disable Command Register\r
  62         AT91_REG         AIC_ICCR;      // Interrupt Clear Command Register\r
  63         AT91_REG         AIC_ISCR;      // Interrupt Set Command Register\r
  64         AT91_REG         AIC_EOICR;     // End of Interrupt Command Register\r
  65         AT91_REG         AIC_SPU;       // Spurious Vector Register\r
  66         AT91_REG         AIC_DCR;       // Debug Control Register (Protect)\r
  67         AT91_REG         Reserved1[1];  //\r
  68         AT91_REG         AIC_FFER;      // Fast Forcing Enable Register\r
  69         AT91_REG         AIC_FFDR;      // Fast Forcing Disable Register\r
  70         AT91_REG         AIC_FFSR;      // Fast Forcing Status Register\r
  71         AT91_REG         Reserved2[45];         //\r
  72         AT91_REG         DBGU_CR;       // Control Register\r
  73         AT91_REG         DBGU_MR;       // Mode Register\r
  74         AT91_REG         DBGU_IER;      // Interrupt Enable Register\r
  75         AT91_REG         DBGU_IDR;      // Interrupt Disable Register\r
  76         AT91_REG         DBGU_IMR;      // Interrupt Mask Register\r
  77         AT91_REG         DBGU_CSR;      // Channel Status Register\r
  78         AT91_REG         DBGU_RHR;      // Receiver Holding Register\r
  79         AT91_REG         DBGU_THR;      // Transmitter Holding Register\r
  80         AT91_REG         DBGU_BRGR;     // Baud Rate Generator Register\r
  81         AT91_REG         Reserved3[7];  //\r
  82         AT91_REG         DBGU_CIDR;     // Chip ID Register\r
  83         AT91_REG         DBGU_EXID;     // Chip ID Extension Register\r
  84         AT91_REG         DBGU_FNTR;     // Force NTRST Register\r
  85         AT91_REG         Reserved4[45];         //\r
  86         AT91_REG         DBGU_RPR;      // Receive Pointer Register\r
  87         AT91_REG         DBGU_RCR;      // Receive Counter Register\r
  88         AT91_REG         DBGU_TPR;      // Transmit Pointer Register\r
  89         AT91_REG         DBGU_TCR;      // Transmit Counter Register\r
  90         AT91_REG         DBGU_RNPR;     // Receive Next Pointer Register\r
  91         AT91_REG         DBGU_RNCR;     // Receive Next Counter Register\r
  92         AT91_REG         DBGU_TNPR;     // Transmit Next Pointer Register\r
  93         AT91_REG         DBGU_TNCR;     // Transmit Next Counter Register\r
  94         AT91_REG         DBGU_PTCR;     // PDC Transfer Control Register\r
  95         AT91_REG         DBGU_PTSR;     // PDC Transfer Status Register\r
  96         AT91_REG         Reserved5[54];         //\r
  97         AT91_REG         PIOA_PER;      // PIO Enable Register\r
  98         AT91_REG         PIOA_PDR;      // PIO Disable Register\r
  99         AT91_REG         PIOA_PSR;      // PIO Status Register\r
 100         AT91_REG         Reserved6[1];  //\r
 101         AT91_REG         PIOA_OER;      // Output Enable Register\r
 102         AT91_REG         PIOA_ODR;      // Output Disable Registerr\r
 103         AT91_REG         PIOA_OSR;      // Output Status Register\r
 104         AT91_REG         Reserved7[1];  //\r
 105         AT91_REG         PIOA_IFER;     // Input Filter Enable Register\r
 106         AT91_REG         PIOA_IFDR;     // Input Filter Disable Register\r
 107         AT91_REG         PIOA_IFSR;     // Input Filter Status Register\r
 108         AT91_REG         Reserved8[1];  //\r
 109         AT91_REG         PIOA_SODR;     // Set Output Data Register\r
 110         AT91_REG         PIOA_CODR;     // Clear Output Data Register\r
 111         AT91_REG         PIOA_ODSR;     // Output Data Status Register\r
 112         AT91_REG         PIOA_PDSR;     // Pin Data Status Register\r
 113         AT91_REG         PIOA_IER;      // Interrupt Enable Register\r
 114         AT91_REG         PIOA_IDR;      // Interrupt Disable Register\r
 115         AT91_REG         PIOA_IMR;      // Interrupt Mask Register\r
 116         AT91_REG         PIOA_ISR;      // Interrupt Status Register\r
 117         AT91_REG         PIOA_MDER;     // Multi-driver Enable Register\r
 118         AT91_REG         PIOA_MDDR;     // Multi-driver Disable Register\r
 119         AT91_REG         PIOA_MDSR;     // Multi-driver Status Register\r
 120         AT91_REG         Reserved9[1];  //\r
 121         AT91_REG         PIOA_PPUDR;    // Pull-up Disable Register\r
 122         AT91_REG         PIOA_PPUER;    // Pull-up Enable Register\r
 123         AT91_REG         PIOA_PPUSR;    // Pull-up Status Register\r
 124         AT91_REG         Reserved10[1];         //\r
 125         AT91_REG         PIOA_ASR;      // Select A Register\r
 126         AT91_REG         PIOA_BSR;      // Select B Register\r
 127         AT91_REG         PIOA_ABSR;     // AB Select Status Register\r
 128         AT91_REG         Reserved11[9];         //\r
 129         AT91_REG         PIOA_OWER;     // Output Write Enable Register\r
 130         AT91_REG         PIOA_OWDR;     // Output Write Disable Register\r
 131         AT91_REG         PIOA_OWSR;     // Output Write Status Register\r
 132         AT91_REG         Reserved12[469];       //\r
 133         AT91_REG         PMC_SCER;      // System Clock Enable Register\r
 134         AT91_REG         PMC_SCDR;      // System Clock Disable Register\r
 135         AT91_REG         PMC_SCSR;      // System Clock Status Register\r
 136         AT91_REG         Reserved13[1];         //\r
 137         AT91_REG         PMC_PCER;      // Peripheral Clock Enable Register\r
 138         AT91_REG         PMC_PCDR;      // Peripheral Clock Disable Register\r
 139         AT91_REG         PMC_PCSR;      // Peripheral Clock Status Register\r
 140         AT91_REG         Reserved14[1];         //\r
 141         AT91_REG         PMC_MOR;       // Main Oscillator Register\r
 142         AT91_REG         PMC_MCFR;      // Main Clock  Frequency Register\r
 143         AT91_REG         Reserved15[1];         //\r
 144         AT91_REG         PMC_PLLR;      // PLL Register\r
 145         AT91_REG         PMC_MCKR;      // Master Clock Register\r
 146         AT91_REG         Reserved16[3];         //\r
 147         AT91_REG         PMC_PCKR[3];   // Programmable Clock Register\r
 148         AT91_REG         Reserved17[5];         //\r
 149         AT91_REG         PMC_IER;       // Interrupt Enable Register\r
 150         AT91_REG         PMC_IDR;       // Interrupt Disable Register\r
 151         AT91_REG         PMC_SR;        // Status Register\r
 152         AT91_REG         PMC_IMR;       // Interrupt Mask Register\r
 153         AT91_REG         Reserved18[36];        //\r
 154         AT91_REG         RSTC_RCR;      // Reset Control Register\r
 155         AT91_REG         RSTC_RSR;      // Reset Status Register\r
 156         AT91_REG         RSTC_RMR;      // Reset Mode Register\r
 157         AT91_REG         Reserved19[5];         //\r
 158         AT91_REG         RTTC_RTMR;     // Real-time Mode Register\r
 159         AT91_REG         RTTC_RTAR;     // Real-time Alarm Register\r
 160         AT91_REG         RTTC_RTVR;     // Real-time Value Register\r
 161         AT91_REG         RTTC_RTSR;     // Real-time Status Register\r
 162         AT91_REG         PITC_PIMR;     // Period Interval Mode Register\r
 163         AT91_REG         PITC_PISR;     // Period Interval Status Register\r
 164         AT91_REG         PITC_PIVR;     // Period Interval Value Register\r
 165         AT91_REG         PITC_PIIR;     // Period Interval Image Register\r
 166         AT91_REG         WDTC_WDCR;     // Watchdog Control Register\r
 167         AT91_REG         WDTC_WDMR;     // Watchdog Mode Register\r
 168         AT91_REG         WDTC_WDSR;     // Watchdog Status Register\r
 169         AT91_REG         Reserved20[5];         //\r
 170         AT91_REG         VREG_MR;       // Voltage Regulator Mode Register\r
 171 } AT91S_SYS, *AT91PS_SYS;\r
 172 \r
 173 \r
 174 // *****************************************************************************\r
 175 //              SOFTWARE API DEFINITION  FOR Advanced Interrupt Controller\r
 176 // *****************************************************************************\r
 177 typedef struct _AT91S_AIC {\r
 178         AT91_REG         AIC_SMR[32];   // Source Mode Register\r
 179         AT91_REG         AIC_SVR[32];   // Source Vector Register\r
 180         AT91_REG         AIC_IVR;       // IRQ Vector Register\r
 181         AT91_REG         AIC_FVR;       // FIQ Vector Register\r
 182         AT91_REG         AIC_ISR;       // Interrupt Status Register\r
 183         AT91_REG         AIC_IPR;       // Interrupt Pending Register\r
 184         AT91_REG         AIC_IMR;       // Interrupt Mask Register\r
 185         AT91_REG         AIC_CISR;      // Core Interrupt Status Register\r
 186         AT91_REG         Reserved0[2];  //\r
 187         AT91_REG         AIC_IECR;      // Interrupt Enable Command Register\r
 188         AT91_REG         AIC_IDCR;      // Interrupt Disable Command Register\r
 189         AT91_REG         AIC_ICCR;      // Interrupt Clear Command Register\r
 190         AT91_REG         AIC_ISCR;      // Interrupt Set Command Register\r
 191         AT91_REG         AIC_EOICR;     // End of Interrupt Command Register\r
 192         AT91_REG         AIC_SPU;       // Spurious Vector Register\r
 193         AT91_REG         AIC_DCR;       // Debug Control Register (Protect)\r
 194         AT91_REG         Reserved1[1];  //\r
 195         AT91_REG         AIC_FFER;      // Fast Forcing Enable Register\r
 196         AT91_REG         AIC_FFDR;      // Fast Forcing Disable Register\r
 197         AT91_REG         AIC_FFSR;      // Fast Forcing Status Register\r
 198 } AT91S_AIC, *AT91PS_AIC;\r
 199 \r
 200 // -------- AIC_SMR : (AIC Offset: 0x0) Control Register --------\r
 201 #define AT91C_AIC_PRIOR       ((unsigned int) 0x7 <<  0) // (AIC) Priority Level\r
 202 #define         AT91C_AIC_PRIOR_LOWEST               ((unsigned int) 0x0) // (AIC) Lowest priority level\r
 203 #define         AT91C_AIC_PRIOR_HIGHEST              ((unsigned int) 0x7) // (AIC) Highest priority level\r
 204 #define AT91C_AIC_SRCTYPE     ((unsigned int) 0x3 <<  5) // (AIC) Interrupt Source Type\r
 205 #define         AT91C_AIC_SRCTYPE_INT_LEVEL_SENSITIVE  ((unsigned int) 0x0 <<  5) // (AIC) Internal Sources Code Label Level Sensitive\r
 206 #define         AT91C_AIC_SRCTYPE_INT_EDGE_TRIGGERED   ((unsigned int) 0x1 <<  5) // (AIC) Internal Sources Code Label Edge triggered\r
 207 #define         AT91C_AIC_SRCTYPE_EXT_HIGH_LEVEL       ((unsigned int) 0x2 <<  5) // (AIC) External Sources Code Label High-level Sensitive\r
 208 #define         AT91C_AIC_SRCTYPE_EXT_POSITIVE_EDGE    ((unsigned int) 0x3 <<  5) // (AIC) External Sources Code Label Positive Edge triggered\r
 209 // -------- AIC_CISR : (AIC Offset: 0x114) AIC Core Interrupt Status Register --------\r
 210 #define AT91C_AIC_NFIQ        ((unsigned int) 0x1 <<  0) // (AIC) NFIQ Status\r
 211 #define AT91C_AIC_NIRQ        ((unsigned int) 0x1 <<  1) // (AIC) NIRQ Status\r
 212 // -------- AIC_DCR : (AIC Offset: 0x138) AIC Debug Control Register (Protect) --------\r
 213 #define AT91C_AIC_DCR_PROT    ((unsigned int) 0x1 <<  0) // (AIC) Protection Mode\r
 214 #define AT91C_AIC_DCR_GMSK    ((unsigned int) 0x1 <<  1) // (AIC) General Mask\r
 215 \r
 216 // *****************************************************************************\r
 217 //              SOFTWARE API DEFINITION  FOR Peripheral DMA Controller\r
 218 // *****************************************************************************\r
 219 typedef struct _AT91S_PDC {\r
 220         AT91_REG         PDC_RPR;       // Receive Pointer Register\r
 221         AT91_REG         PDC_RCR;       // Receive Counter Register\r
 222         AT91_REG         PDC_TPR;       // Transmit Pointer Register\r
 223         AT91_REG         PDC_TCR;       // Transmit Counter Register\r
 224         AT91_REG         PDC_RNPR;      // Receive Next Pointer Register\r
 225         AT91_REG         PDC_RNCR;      // Receive Next Counter Register\r
 226         AT91_REG         PDC_TNPR;      // Transmit Next Pointer Register\r
 227         AT91_REG         PDC_TNCR;      // Transmit Next Counter Register\r
 228         AT91_REG         PDC_PTCR;      // PDC Transfer Control Register\r
 229         AT91_REG         PDC_PTSR;      // PDC Transfer Status Register\r
 230 } AT91S_PDC, *AT91PS_PDC;\r
 231 \r
 232 // -------- PDC_PTCR : (PDC Offset: 0x20) PDC Transfer Control Register --------\r
 233 #define AT91C_PDC_RXTEN       ((unsigned int) 0x1 <<  0) // (PDC) Receiver Transfer Enable\r
 234 #define AT91C_PDC_RXTDIS      ((unsigned int) 0x1 <<  1) // (PDC) Receiver Transfer Disable\r
 235 #define AT91C_PDC_TXTEN       ((unsigned int) 0x1 <<  8) // (PDC) Transmitter Transfer Enable\r
 236 #define AT91C_PDC_TXTDIS      ((unsigned int) 0x1 <<  9) // (PDC) Transmitter Transfer Disable\r
 237 // -------- PDC_PTSR : (PDC Offset: 0x24) PDC Transfer Status Register --------\r
 238 \r
 239 // *****************************************************************************\r
 240 //              SOFTWARE API DEFINITION  FOR Debug Unit\r
 241 // *****************************************************************************\r
 242 typedef struct _AT91S_DBGU {\r
 243         AT91_REG         DBGU_CR;       // Control Register\r
 244         AT91_REG         DBGU_MR;       // Mode Register\r
 245         AT91_REG         DBGU_IER;      // Interrupt Enable Register\r
 246         AT91_REG         DBGU_IDR;      // Interrupt Disable Register\r
 247         AT91_REG         DBGU_IMR;      // Interrupt Mask Register\r
 248         AT91_REG         DBGU_CSR;      // Channel Status Register\r
 249         AT91_REG         DBGU_RHR;      // Receiver Holding Register\r
 250         AT91_REG         DBGU_THR;      // Transmitter Holding Register\r
 251         AT91_REG         DBGU_BRGR;     // Baud Rate Generator Register\r
 252         AT91_REG         Reserved0[7];  //\r
 253         AT91_REG         DBGU_CIDR;     // Chip ID Register\r
 254         AT91_REG         DBGU_EXID;     // Chip ID Extension Register\r
 255         AT91_REG         DBGU_FNTR;     // Force NTRST Register\r
 256         AT91_REG         Reserved1[45];         //\r
 257         AT91_REG         DBGU_RPR;      // Receive Pointer Register\r
 258         AT91_REG         DBGU_RCR;      // Receive Counter Register\r
 259         AT91_REG         DBGU_TPR;      // Transmit Pointer Register\r
 260         AT91_REG         DBGU_TCR;      // Transmit Counter Register\r
 261         AT91_REG         DBGU_RNPR;     // Receive Next Pointer Register\r
 262         AT91_REG         DBGU_RNCR;     // Receive Next Counter Register\r
 263         AT91_REG         DBGU_TNPR;     // Transmit Next Pointer Register\r
 264         AT91_REG         DBGU_TNCR;     // Transmit Next Counter Register\r
 265         AT91_REG         DBGU_PTCR;     // PDC Transfer Control Register\r
 266         AT91_REG         DBGU_PTSR;     // PDC Transfer Status Register\r
 267 } AT91S_DBGU, *AT91PS_DBGU;\r
 268 \r
 269 // -------- DBGU_CR : (DBGU Offset: 0x0) Debug Unit Control Register --------\r
 270 #define AT91C_US_RSTRX        ((unsigned int) 0x1 <<  2) // (DBGU) Reset Receiver\r
 271 #define AT91C_US_RSTTX        ((unsigned int) 0x1 <<  3) // (DBGU) Reset Transmitter\r
 272 #define AT91C_US_RXEN         ((unsigned int) 0x1 <<  4) // (DBGU) Receiver Enable\r
 273 #define AT91C_US_RXDIS        ((unsigned int) 0x1 <<  5) // (DBGU) Receiver Disable\r
 274 #define AT91C_US_TXEN         ((unsigned int) 0x1 <<  6) // (DBGU) Transmitter Enable\r
 275 #define AT91C_US_TXDIS        ((unsigned int) 0x1 <<  7) // (DBGU) Transmitter Disable\r
 276 #define AT91C_US_RSTSTA       ((unsigned int) 0x1 <<  8) // (DBGU) Reset Status Bits\r
 277 // -------- DBGU_MR : (DBGU Offset: 0x4) Debug Unit Mode Register --------\r
 278 #define AT91C_US_PAR          ((unsigned int) 0x7 <<  9) // (DBGU) Parity type\r
 279 #define         AT91C_US_PAR_EVEN                 ((unsigned int) 0x0 <<  9) // (DBGU) Even Parity\r
 280 #define         AT91C_US_PAR_ODD                  ((unsigned int) 0x1 <<  9) // (DBGU) Odd Parity\r
 281 #define         AT91C_US_PAR_SPACE                ((unsigned int) 0x2 <<  9) // (DBGU) Parity forced to 0 (Space)\r
 282 #define         AT91C_US_PAR_MARK                 ((unsigned int) 0x3 <<  9) // (DBGU) Parity forced to 1 (Mark)\r
 283 #define         AT91C_US_PAR_NONE                 ((unsigned int) 0x4 <<  9) // (DBGU) No Parity\r
 284 #define         AT91C_US_PAR_MULTI_DROP           ((unsigned int) 0x6 <<  9) // (DBGU) Multi-drop mode\r
 285 #define AT91C_US_CHMODE       ((unsigned int) 0x3 << 14) // (DBGU) Channel Mode\r
 286 #define         AT91C_US_CHMODE_NORMAL               ((unsigned int) 0x0 << 14) // (DBGU) Normal Mode: The USART channel operates as an RX/TX USART.\r
 287 #define         AT91C_US_CHMODE_AUTO                 ((unsigned int) 0x1 << 14) // (DBGU) Automatic Echo: Receiver Data Input is connected to the TXD pin.\r
 288 #define         AT91C_US_CHMODE_LOCAL                ((unsigned int) 0x2 << 14) // (DBGU) Local Loopback: Transmitter Output Signal is connected to Receiver Input Signal.\r
 289 #define         AT91C_US_CHMODE_REMOTE               ((unsigned int) 0x3 << 14) // (DBGU) Remote Loopback: RXD pin is internally connected to TXD pin.\r
 290 // -------- DBGU_IER : (DBGU Offset: 0x8) Debug Unit Interrupt Enable Register --------\r
 291 #define AT91C_US_RXRDY        ((unsigned int) 0x1 <<  0) // (DBGU) RXRDY Interrupt\r
 292 #define AT91C_US_TXRDY        ((unsigned int) 0x1 <<  1) // (DBGU) TXRDY Interrupt\r
 293 #define AT91C_US_ENDRX        ((unsigned int) 0x1 <<  3) // (DBGU) End of Receive Transfer Interrupt\r
 294 #define AT91C_US_ENDTX        ((unsigned int) 0x1 <<  4) // (DBGU) End of Transmit Interrupt\r
 295 #define AT91C_US_OVRE         ((unsigned int) 0x1 <<  5) // (DBGU) Overrun Interrupt\r
 296 #define AT91C_US_FRAME        ((unsigned int) 0x1 <<  6) // (DBGU) Framing Error Interrupt\r
 297 #define AT91C_US_PARE         ((unsigned int) 0x1 <<  7) // (DBGU) Parity Error Interrupt\r
 298 #define AT91C_US_TXEMPTY      ((unsigned int) 0x1 <<  9) // (DBGU) TXEMPTY Interrupt\r
 299 #define AT91C_US_TXBUFE       ((unsigned int) 0x1 << 11) // (DBGU) TXBUFE Interrupt\r
 300 #define AT91C_US_RXBUFF       ((unsigned int) 0x1 << 12) // (DBGU) RXBUFF Interrupt\r
 301 #define AT91C_US_COMM_TX      ((unsigned int) 0x1 << 30) // (DBGU) COMM_TX Interrupt\r
 302 #define AT91C_US_COMM_RX      ((unsigned int) 0x1 << 31) // (DBGU) COMM_RX Interrupt\r
 303 // -------- DBGU_IDR : (DBGU Offset: 0xc) Debug Unit Interrupt Disable Register --------\r
 304 // -------- DBGU_IMR : (DBGU Offset: 0x10) Debug Unit Interrupt Mask Register --------\r
 305 // -------- DBGU_CSR : (DBGU Offset: 0x14) Debug Unit Channel Status Register --------\r
 306 // -------- DBGU_FNTR : (DBGU Offset: 0x48) Debug Unit FORCE_NTRST Register --------\r
 307 #define AT91C_US_FORCE_NTRST  ((unsigned int) 0x1 <<  0) // (DBGU) Force NTRST in JTAG\r
 308 \r
 309 // *****************************************************************************\r
 310 //              SOFTWARE API DEFINITION  FOR Parallel Input Output Controler\r
 311 // *****************************************************************************\r
 312 typedef struct _AT91S_PIO {\r
 313         AT91_REG         PIO_PER;       // PIO Enable Register\r
 314         AT91_REG         PIO_PDR;       // PIO Disable Register\r
 315         AT91_REG         PIO_PSR;       // PIO Status Register\r
 316         AT91_REG         Reserved0[1];  //\r
 317         AT91_REG         PIO_OER;       // Output Enable Register\r
 318         AT91_REG         PIO_ODR;       // Output Disable Registerr\r
 319         AT91_REG         PIO_OSR;       // Output Status Register\r
 320         AT91_REG         Reserved1[1];  //\r
 321         AT91_REG         PIO_IFER;      // Input Filter Enable Register\r
 322         AT91_REG         PIO_IFDR;      // Input Filter Disable Register\r
 323         AT91_REG         PIO_IFSR;      // Input Filter Status Register\r
 324         AT91_REG         Reserved2[1];  //\r
 325         AT91_REG         PIO_SODR;      // Set Output Data Register\r
 326         AT91_REG         PIO_CODR;      // Clear Output Data Register\r
 327         AT91_REG         PIO_ODSR;      // Output Data Status Register\r
 328         AT91_REG         PIO_PDSR;      // Pin Data Status Register\r
 329         AT91_REG         PIO_IER;       // Interrupt Enable Register\r
 330         AT91_REG         PIO_IDR;       // Interrupt Disable Register\r
 331         AT91_REG         PIO_IMR;       // Interrupt Mask Register\r
 332         AT91_REG         PIO_ISR;       // Interrupt Status Register\r
 333         AT91_REG         PIO_MDER;      // Multi-driver Enable Register\r
 334         AT91_REG         PIO_MDDR;      // Multi-driver Disable Register\r
 335         AT91_REG         PIO_MDSR;      // Multi-driver Status Register\r
 336         AT91_REG         Reserved3[1];  //\r
 337         AT91_REG         PIO_PPUDR;     // Pull-up Disable Register\r
 338         AT91_REG         PIO_PPUER;     // Pull-up Enable Register\r
 339         AT91_REG         PIO_PPUSR;     // Pull-up Status Register\r
 340         AT91_REG         Reserved4[1];  //\r
 341         AT91_REG         PIO_ASR;       // Select A Register\r
 342         AT91_REG         PIO_BSR;       // Select B Register\r
 343         AT91_REG         PIO_ABSR;      // AB Select Status Register\r
 344         AT91_REG         Reserved5[9];  //\r
 345         AT91_REG         PIO_OWER;      // Output Write Enable Register\r
 346         AT91_REG         PIO_OWDR;      // Output Write Disable Register\r
 347         AT91_REG         PIO_OWSR;      // Output Write Status Register\r
 348 } AT91S_PIO, *AT91PS_PIO;\r
 349 \r
 350 \r
 351 // *****************************************************************************\r
 352 //              SOFTWARE API DEFINITION  FOR Clock Generator Controler\r
 353 // *****************************************************************************\r
 354 typedef struct _AT91S_CKGR {\r
 355         AT91_REG         CKGR_MOR;      // Main Oscillator Register\r
 356         AT91_REG         CKGR_MCFR;     // Main Clock  Frequency Register\r
 357         AT91_REG         Reserved0[1];  //\r
 358         AT91_REG         CKGR_PLLR;     // PLL Register\r
 359 } AT91S_CKGR, *AT91PS_CKGR;\r
 360 \r
 361 // -------- CKGR_MOR : (CKGR Offset: 0x0) Main Oscillator Register --------\r
 362 #define AT91C_CKGR_MOSCEN     ((unsigned int) 0x1 <<  0) // (CKGR) Main Oscillator Enable\r
 363 #define AT91C_CKGR_OSCBYPASS  ((unsigned int) 0x1 <<  1) // (CKGR) Main Oscillator Bypass\r
 364 #define AT91C_CKGR_OSCOUNT    ((unsigned int) 0xFF <<  8) // (CKGR) Main Oscillator Start-up Time\r
 365 // -------- CKGR_MCFR : (CKGR Offset: 0x4) Main Clock Frequency Register --------\r
 366 #define AT91C_CKGR_MAINF      ((unsigned int) 0xFFFF <<  0) // (CKGR) Main Clock Frequency\r
 367 #define AT91C_CKGR_MAINRDY    ((unsigned int) 0x1 << 16) // (CKGR) Main Clock Ready\r
 368 // -------- CKGR_PLLR : (CKGR Offset: 0xc) PLL B Register --------\r
 369 #define AT91C_CKGR_DIV        ((unsigned int) 0xFF <<  0) // (CKGR) Divider Selected\r
 370 #define         AT91C_CKGR_DIV_0                    ((unsigned int) 0x0) // (CKGR) Divider output is 0\r
 371 #define         AT91C_CKGR_DIV_BYPASS               ((unsigned int) 0x1) // (CKGR) Divider is bypassed\r
 372 #define AT91C_CKGR_PLLCOUNT   ((unsigned int) 0x3F <<  8) // (CKGR) PLL Counter\r
 373 #define AT91C_CKGR_OUT        ((unsigned int) 0x3 << 14) // (CKGR) PLL Output Frequency Range\r
 374 #define         AT91C_CKGR_OUT_0                    ((unsigned int) 0x0 << 14) // (CKGR) Please refer to the PLL datasheet\r
 375 #define         AT91C_CKGR_OUT_1                    ((unsigned int) 0x1 << 14) // (CKGR) Please refer to the PLL datasheet\r
 376 #define         AT91C_CKGR_OUT_2                    ((unsigned int) 0x2 << 14) // (CKGR) Please refer to the PLL datasheet\r
 377 #define         AT91C_CKGR_OUT_3                    ((unsigned int) 0x3 << 14) // (CKGR) Please refer to the PLL datasheet\r
 378 #define AT91C_CKGR_MUL        ((unsigned int) 0x7FF << 16) // (CKGR) PLL Multiplier\r
 379 #define AT91C_CKGR_USBDIV     ((unsigned int) 0x3 << 28) // (CKGR) Divider for USB Clocks\r
 380 #define         AT91C_CKGR_USBDIV_0                    ((unsigned int) 0x0 << 28) // (CKGR) Divider output is PLL clock output\r
 381 #define         AT91C_CKGR_USBDIV_1                    ((unsigned int) 0x1 << 28) // (CKGR) Divider output is PLL clock output divided by 2\r
 382 #define         AT91C_CKGR_USBDIV_2                    ((unsigned int) 0x2 << 28) // (CKGR) Divider output is PLL clock output divided by 4\r
 383 \r
 384 // *****************************************************************************\r
 385 //              SOFTWARE API DEFINITION  FOR Power Management Controler\r
 386 // *****************************************************************************\r
 387 typedef struct _AT91S_PMC {\r
 388         AT91_REG         PMC_SCER;      // System Clock Enable Register\r
 389         AT91_REG         PMC_SCDR;      // System Clock Disable Register\r
 390         AT91_REG         PMC_SCSR;      // System Clock Status Register\r
 391         AT91_REG         Reserved0[1];  //\r
 392         AT91_REG         PMC_PCER;      // Peripheral Clock Enable Register\r
 393         AT91_REG         PMC_PCDR;      // Peripheral Clock Disable Register\r
 394         AT91_REG         PMC_PCSR;      // Peripheral Clock Status Register\r
 395         AT91_REG         Reserved1[1];  //\r
 396         AT91_REG         PMC_MOR;       // Main Oscillator Register\r
 397         AT91_REG         PMC_MCFR;      // Main Clock  Frequency Register\r
 398         AT91_REG         Reserved2[1];  //\r
 399         AT91_REG         PMC_PLLR;      // PLL Register\r
 400         AT91_REG         PMC_MCKR;      // Master Clock Register\r
 401         AT91_REG         Reserved3[3];  //\r
 402         AT91_REG         PMC_PCKR[3];   // Programmable Clock Register\r
 403         AT91_REG         Reserved4[5];  //\r
 404         AT91_REG         PMC_IER;       // Interrupt Enable Register\r
 405         AT91_REG         PMC_IDR;       // Interrupt Disable Register\r
 406         AT91_REG         PMC_SR;        // Status Register\r
 407         AT91_REG         PMC_IMR;       // Interrupt Mask Register\r
 408 } AT91S_PMC, *AT91PS_PMC;\r
 409 \r
 410 // -------- PMC_SCER : (PMC Offset: 0x0) System Clock Enable Register --------\r
 411 #define AT91C_PMC_PCK         ((unsigned int) 0x1 <<  0) // (PMC) Processor Clock\r
 412 #define AT91C_PMC_UDP         ((unsigned int) 0x1 <<  7) // (PMC) USB Device Port Clock\r
 413 #define AT91C_PMC_PCK0        ((unsigned int) 0x1 <<  8) // (PMC) Programmable Clock Output\r
 414 #define AT91C_PMC_PCK1        ((unsigned int) 0x1 <<  9) // (PMC) Programmable Clock Output\r
 415 #define AT91C_PMC_PCK2        ((unsigned int) 0x1 << 10) // (PMC) Programmable Clock Output\r
 416 // -------- PMC_SCDR : (PMC Offset: 0x4) System Clock Disable Register --------\r
 417 // -------- PMC_SCSR : (PMC Offset: 0x8) System Clock Status Register --------\r
 418 // -------- CKGR_MOR : (PMC Offset: 0x20) Main Oscillator Register --------\r
 419 // -------- CKGR_MCFR : (PMC Offset: 0x24) Main Clock Frequency Register --------\r
 420 // -------- CKGR_PLLR : (PMC Offset: 0x2c) PLL B Register --------\r
 421 // -------- PMC_MCKR : (PMC Offset: 0x30) Master Clock Register --------\r
 422 #define AT91C_PMC_CSS         ((unsigned int) 0x3 <<  0) // (PMC) Programmable Clock Selection\r
 423 #define         AT91C_PMC_CSS_SLOW_CLK             ((unsigned int) 0x0) // (PMC) Slow Clock is selected\r
 424 #define         AT91C_PMC_CSS_MAIN_CLK             ((unsigned int) 0x1) // (PMC) Main Clock is selected\r
 425 #define         AT91C_PMC_CSS_PLL_CLK              ((unsigned int) 0x3) // (PMC) Clock from PLL is selected\r
 426 #define AT91C_PMC_PRES        ((unsigned int) 0x7 <<  2) // (PMC) Programmable Clock Prescaler\r
 427 #define         AT91C_PMC_PRES_CLK                  ((unsigned int) 0x0 <<  2) // (PMC) Selected clock\r
 428 #define         AT91C_PMC_PRES_CLK_2                ((unsigned int) 0x1 <<  2) // (PMC) Selected clock divided by 2\r
 429 #define         AT91C_PMC_PRES_CLK_4                ((unsigned int) 0x2 <<  2) // (PMC) Selected clock divided by 4\r
 430 #define         AT91C_PMC_PRES_CLK_8                ((unsigned int) 0x3 <<  2) // (PMC) Selected clock divided by 8\r
 431 #define         AT91C_PMC_PRES_CLK_16               ((unsigned int) 0x4 <<  2) // (PMC) Selected clock divided by 16\r
 432 #define         AT91C_PMC_PRES_CLK_32               ((unsigned int) 0x5 <<  2) // (PMC) Selected clock divided by 32\r
 433 #define         AT91C_PMC_PRES_CLK_64               ((unsigned int) 0x6 <<  2) // (PMC) Selected clock divided by 64\r
 434 // -------- PMC_PCKR : (PMC Offset: 0x40) Programmable Clock Register --------\r
 435 // -------- PMC_IER : (PMC Offset: 0x60) PMC Interrupt Enable Register --------\r
 436 #define AT91C_PMC_MOSCS       ((unsigned int) 0x1 <<  0) // (PMC) MOSC Status/Enable/Disable/Mask\r
 437 #define AT91C_PMC_LOCK        ((unsigned int) 0x1 <<  2) // (PMC) PLL Status/Enable/Disable/Mask\r
 438 #define AT91C_PMC_MCKRDY      ((unsigned int) 0x1 <<  3) // (PMC) MCK_RDY Status/Enable/Disable/Mask\r
 439 #define AT91C_PMC_PCK0RDY     ((unsigned int) 0x1 <<  8) // (PMC) PCK0_RDY Status/Enable/Disable/Mask\r
 440 #define AT91C_PMC_PCK1RDY     ((unsigned int) 0x1 <<  9) // (PMC) PCK1_RDY Status/Enable/Disable/Mask\r
 441 #define AT91C_PMC_PCK2RDY     ((unsigned int) 0x1 << 10) // (PMC) PCK2_RDY Status/Enable/Disable/Mask\r
 442 // -------- PMC_IDR : (PMC Offset: 0x64) PMC Interrupt Disable Register --------\r
 443 // -------- PMC_SR : (PMC Offset: 0x68) PMC Status Register --------\r
 444 // -------- PMC_IMR : (PMC Offset: 0x6c) PMC Interrupt Mask Register --------\r
 445 \r
 446 // *****************************************************************************\r
 447 //              SOFTWARE API DEFINITION  FOR Reset Controller Interface\r
 448 // *****************************************************************************\r
 449 typedef struct _AT91S_RSTC {\r
 450         AT91_REG         RSTC_RCR;      // Reset Control Register\r
 451         AT91_REG         RSTC_RSR;      // Reset Status Register\r
 452         AT91_REG         RSTC_RMR;      // Reset Mode Register\r
 453 } AT91S_RSTC, *AT91PS_RSTC;\r
 454 \r
 455 // -------- RSTC_RCR : (RSTC Offset: 0x0) Reset Control Register --------\r
 456 #define AT91C_RSTC_PROCRST    ((unsigned int) 0x1 <<  0) // (RSTC) Processor Reset\r
 457 #define AT91C_RSTC_PERRST     ((unsigned int) 0x1 <<  2) // (RSTC) Peripheral Reset\r
 458 #define AT91C_RSTC_EXTRST     ((unsigned int) 0x1 <<  3) // (RSTC) External Reset\r
 459 #define AT91C_RSTC_KEY        ((unsigned int) 0xFF << 24) // (RSTC) Password\r
 460 // -------- RSTC_RSR : (RSTC Offset: 0x4) Reset Status Register --------\r
 461 #define AT91C_RSTC_URSTS      ((unsigned int) 0x1 <<  0) // (RSTC) User Reset Status\r
 462 #define AT91C_RSTC_BODSTS     ((unsigned int) 0x1 <<  1) // (RSTC) Brownout Detection Status\r
 463 #define AT91C_RSTC_RSTTYP     ((unsigned int) 0x7 <<  8) // (RSTC) Reset Type\r
 464 #define         AT91C_RSTC_RSTTYP_POWERUP              ((unsigned int) 0x0 <<  8) // (RSTC) Power-up Reset. VDDCORE rising.\r
 465 #define         AT91C_RSTC_RSTTYP_WAKEUP               ((unsigned int) 0x1 <<  8) // (RSTC) WakeUp Reset. VDDCORE rising.\r
 466 #define         AT91C_RSTC_RSTTYP_WATCHDOG             ((unsigned int) 0x2 <<  8) // (RSTC) Watchdog Reset. Watchdog overflow occured.\r
 467 #define         AT91C_RSTC_RSTTYP_SOFTWARE             ((unsigned int) 0x3 <<  8) // (RSTC) Software Reset. Processor reset required by the software.\r
 468 #define         AT91C_RSTC_RSTTYP_USER                 ((unsigned int) 0x4 <<  8) // (RSTC) User Reset. NRST pin detected low.\r
 469 #define         AT91C_RSTC_RSTTYP_BROWNOUT             ((unsigned int) 0x5 <<  8) // (RSTC) Brownout Reset occured.\r
 470 #define AT91C_RSTC_NRSTL      ((unsigned int) 0x1 << 16) // (RSTC) NRST pin level\r
 471 #define AT91C_RSTC_SRCMP      ((unsigned int) 0x1 << 17) // (RSTC) Software Reset Command in Progress.\r
 472 // -------- RSTC_RMR : (RSTC Offset: 0x8) Reset Mode Register --------\r
 473 #define AT91C_RSTC_URSTEN     ((unsigned int) 0x1 <<  0) // (RSTC) User Reset Enable\r
 474 #define AT91C_RSTC_URSTIEN    ((unsigned int) 0x1 <<  4) // (RSTC) User Reset Interrupt Enable\r
 475 #define AT91C_RSTC_ERSTL      ((unsigned int) 0xF <<  8) // (RSTC) User Reset Enable\r
 476 #define AT91C_RSTC_BODIEN     ((unsigned int) 0x1 << 16) // (RSTC) Brownout Detection Interrupt Enable\r
 477 \r
 478 // *****************************************************************************\r
 479 //              SOFTWARE API DEFINITION  FOR Real Time Timer Controller Interface\r
 480 // *****************************************************************************\r
 481 typedef struct _AT91S_RTTC {\r
 482         AT91_REG         RTTC_RTMR;     // Real-time Mode Register\r
 483         AT91_REG         RTTC_RTAR;     // Real-time Alarm Register\r
 484         AT91_REG         RTTC_RTVR;     // Real-time Value Register\r
 485         AT91_REG         RTTC_RTSR;     // Real-time Status Register\r
 486 } AT91S_RTTC, *AT91PS_RTTC;\r
 487 \r
 488 // -------- RTTC_RTMR : (RTTC Offset: 0x0) Real-time Mode Register --------\r
 489 #define AT91C_RTTC_RTPRES     ((unsigned int) 0xFFFF <<  0) // (RTTC) Real-time Timer Prescaler Value\r
 490 #define AT91C_RTTC_ALMIEN     ((unsigned int) 0x1 << 16) // (RTTC) Alarm Interrupt Enable\r
 491 #define AT91C_RTTC_RTTINCIEN  ((unsigned int) 0x1 << 17) // (RTTC) Real Time Timer Increment Interrupt Enable\r
 492 #define AT91C_RTTC_RTTRST     ((unsigned int) 0x1 << 18) // (RTTC) Real Time Timer Restart\r
 493 // -------- RTTC_RTAR : (RTTC Offset: 0x4) Real-time Alarm Register --------\r
 494 #define AT91C_RTTC_ALMV       ((unsigned int) 0x0 <<  0) // (RTTC) Alarm Value\r
 495 // -------- RTTC_RTVR : (RTTC Offset: 0x8) Current Real-time Value Register --------\r
 496 #define AT91C_RTTC_CRTV       ((unsigned int) 0x0 <<  0) // (RTTC) Current Real-time Value\r
 497 // -------- RTTC_RTSR : (RTTC Offset: 0xc) Real-time Status Register --------\r
 498 #define AT91C_RTTC_ALMS       ((unsigned int) 0x1 <<  0) // (RTTC) Real-time Alarm Status\r
 499 #define AT91C_RTTC_RTTINC     ((unsigned int) 0x1 <<  1) // (RTTC) Real-time Timer Increment\r
 500 \r
 501 // *****************************************************************************\r
 502 //              SOFTWARE API DEFINITION  FOR Periodic Interval Timer Controller Interface\r
 503 // *****************************************************************************\r
 504 typedef struct _AT91S_PITC {\r
 505         AT91_REG         PITC_PIMR;     // Period Interval Mode Register\r
 506         AT91_REG         PITC_PISR;     // Period Interval Status Register\r
 507         AT91_REG         PITC_PIVR;     // Period Interval Value Register\r
 508         AT91_REG         PITC_PIIR;     // Period Interval Image Register\r
 509 } AT91S_PITC, *AT91PS_PITC;\r
 510 \r
 511 // -------- PITC_PIMR : (PITC Offset: 0x0) Periodic Interval Mode Register --------\r
 512 #define AT91C_PITC_PIV        ((unsigned int) 0xFFFFF <<  0) // (PITC) Periodic Interval Value\r
 513 #define AT91C_PITC_PITEN      ((unsigned int) 0x1 << 24) // (PITC) Periodic Interval Timer Enabled\r
 514 #define AT91C_PITC_PITIEN     ((unsigned int) 0x1 << 25) // (PITC) Periodic Interval Timer Interrupt Enable\r
 515 // -------- PITC_PISR : (PITC Offset: 0x4) Periodic Interval Status Register --------\r
 516 #define AT91C_PITC_PITS       ((unsigned int) 0x1 <<  0) // (PITC) Periodic Interval Timer Status\r
 517 // -------- PITC_PIVR : (PITC Offset: 0x8) Periodic Interval Value Register --------\r
 518 #define AT91C_PITC_CPIV       ((unsigned int) 0xFFFFF <<  0) // (PITC) Current Periodic Interval Value\r
 519 #define AT91C_PITC_PICNT      ((unsigned int) 0xFFF << 20) // (PITC) Periodic Interval Counter\r
 520 // -------- PITC_PIIR : (PITC Offset: 0xc) Periodic Interval Image Register --------\r
 521 \r
 522 // *****************************************************************************\r
 523 //              SOFTWARE API DEFINITION  FOR Watchdog Timer Controller Interface\r
 524 // *****************************************************************************\r
 525 typedef struct _AT91S_WDTC {\r
 526         AT91_REG         WDTC_WDCR;     // Watchdog Control Register\r
 527         AT91_REG         WDTC_WDMR;     // Watchdog Mode Register\r
 528         AT91_REG         WDTC_WDSR;     // Watchdog Status Register\r
 529 } AT91S_WDTC, *AT91PS_WDTC;\r
 530 \r
 531 // -------- WDTC_WDCR : (WDTC Offset: 0x0) Periodic Interval Image Register --------\r
 532 #define AT91C_WDTC_WDRSTT     ((unsigned int) 0x1 <<  0) // (WDTC) Watchdog Restart\r
 533 #define AT91C_WDTC_KEY        ((unsigned int) 0xFF << 24) // (WDTC) Watchdog KEY Password\r
 534 // -------- WDTC_WDMR : (WDTC Offset: 0x4) Watchdog Mode Register --------\r
 535 #define AT91C_WDTC_WDV        ((unsigned int) 0xFFF <<  0) // (WDTC) Watchdog Timer Restart\r
 536 #define AT91C_WDTC_WDFIEN     ((unsigned int) 0x1 << 12) // (WDTC) Watchdog Fault Interrupt Enable\r
 537 #define AT91C_WDTC_WDRSTEN    ((unsigned int) 0x1 << 13) // (WDTC) Watchdog Reset Enable\r
 538 #define AT91C_WDTC_WDRPROC    ((unsigned int) 0x1 << 14) // (WDTC) Watchdog Timer Restart\r
 539 #define AT91C_WDTC_WDDIS      ((unsigned int) 0x1 << 15) // (WDTC) Watchdog Disable\r
 540 #define AT91C_WDTC_WDD        ((unsigned int) 0xFFF << 16) // (WDTC) Watchdog Delta Value\r
 541 #define AT91C_WDTC_WDDBGHLT   ((unsigned int) 0x1 << 28) // (WDTC) Watchdog Debug Halt\r
 542 #define AT91C_WDTC_WDIDLEHLT  ((unsigned int) 0x1 << 29) // (WDTC) Watchdog Idle Halt\r
 543 // -------- WDTC_WDSR : (WDTC Offset: 0x8) Watchdog Status Register --------\r
 544 #define AT91C_WDTC_WDUNF      ((unsigned int) 0x1 <<  0) // (WDTC) Watchdog Underflow\r
 545 #define AT91C_WDTC_WDERR      ((unsigned int) 0x1 <<  1) // (WDTC) Watchdog Error\r
 546 \r
 547 // *****************************************************************************\r
 548 //              SOFTWARE API DEFINITION  FOR Voltage Regulator Mode Controller Interface\r
 549 // *****************************************************************************\r
 550 typedef struct _AT91S_VREG {\r
 551         AT91_REG         VREG_MR;       // Voltage Regulator Mode Register\r
 552 } AT91S_VREG, *AT91PS_VREG;\r
 553 \r
 554 // -------- VREG_MR : (VREG Offset: 0x0) Voltage Regulator Mode Register --------\r
 555 #define AT91C_VREG_PSTDBY     ((unsigned int) 0x1 <<  0) // (VREG) Voltage Regulator Power Standby Mode\r
 556 \r
 557 // *****************************************************************************\r
 558 //              SOFTWARE API DEFINITION  FOR Memory Controller Interface\r
 559 // *****************************************************************************\r
 560 typedef struct _AT91S_MC {\r
 561         AT91_REG         MC_RCR;        // MC Remap Control Register\r
 562         AT91_REG         MC_ASR;        // MC Abort Status Register\r
 563         AT91_REG         MC_AASR;       // MC Abort Address Status Register\r
 564         AT91_REG         Reserved0[21];         //\r
 565         AT91_REG         MC_FMR;        // MC Flash Mode Register\r
 566         AT91_REG         MC_FCR;        // MC Flash Command Register\r
 567         AT91_REG         MC_FSR;        // MC Flash Status Register\r
 568 } AT91S_MC, *AT91PS_MC;\r
 569 \r
 570 // -------- MC_RCR : (MC Offset: 0x0) MC Remap Control Register --------\r
 571 #define AT91C_MC_RCB          ((unsigned int) 0x1 <<  0) // (MC) Remap Command Bit\r
 572 // -------- MC_ASR : (MC Offset: 0x4) MC Abort Status Register --------\r
 573 #define AT91C_MC_UNDADD       ((unsigned int) 0x1 <<  0) // (MC) Undefined Addess Abort Status\r
 574 #define AT91C_MC_MISADD       ((unsigned int) 0x1 <<  1) // (MC) Misaligned Addess Abort Status\r
 575 #define AT91C_MC_ABTSZ        ((unsigned int) 0x3 <<  8) // (MC) Abort Size Status\r
 576 #define         AT91C_MC_ABTSZ_BYTE                 ((unsigned int) 0x0 <<  8) // (MC) Byte\r
 577 #define         AT91C_MC_ABTSZ_HWORD                ((unsigned int) 0x1 <<  8) // (MC) Half-word\r
 578 #define         AT91C_MC_ABTSZ_WORD                 ((unsigned int) 0x2 <<  8) // (MC) Word\r
 579 #define AT91C_MC_ABTTYP       ((unsigned int) 0x3 << 10) // (MC) Abort Type Status\r
 580 #define         AT91C_MC_ABTTYP_DATAR                ((unsigned int) 0x0 << 10) // (MC) Data Read\r
 581 #define         AT91C_MC_ABTTYP_DATAW                ((unsigned int) 0x1 << 10) // (MC) Data Write\r
 582 #define         AT91C_MC_ABTTYP_FETCH                ((unsigned int) 0x2 << 10) // (MC) Code Fetch\r
 583 #define AT91C_MC_MST0         ((unsigned int) 0x1 << 16) // (MC) Master 0 Abort Source\r
 584 #define AT91C_MC_MST1         ((unsigned int) 0x1 << 17) // (MC) Master 1 Abort Source\r
 585 #define AT91C_MC_SVMST0       ((unsigned int) 0x1 << 24) // (MC) Saved Master 0 Abort Source\r
 586 #define AT91C_MC_SVMST1       ((unsigned int) 0x1 << 25) // (MC) Saved Master 1 Abort Source\r
 587 // -------- MC_FMR : (MC Offset: 0x60) MC Flash Mode Register --------\r
 588 #define AT91C_MC_FRDY         ((unsigned int) 0x1 <<  0) // (MC) Flash Ready\r
 589 #define AT91C_MC_LOCKE        ((unsigned int) 0x1 <<  2) // (MC) Lock Error\r
 590 #define AT91C_MC_PROGE        ((unsigned int) 0x1 <<  3) // (MC) Programming Error\r
 591 #define AT91C_MC_NEBP         ((unsigned int) 0x1 <<  7) // (MC) No Erase Before Programming\r
 592 #define AT91C_MC_FWS          ((unsigned int) 0x3 <<  8) // (MC) Flash Wait State\r
 593 #define         AT91C_MC_FWS_0FWS                 ((unsigned int) 0x0 <<  8) // (MC) 1 cycle for Read, 2 for Write operations\r
 594 #define         AT91C_MC_FWS_1FWS                 ((unsigned int) 0x1 <<  8) // (MC) 2 cycles for Read, 3 for Write operations\r
 595 #define         AT91C_MC_FWS_2FWS                 ((unsigned int) 0x2 <<  8) // (MC) 3 cycles for Read, 4 for Write operations\r
 596 #define         AT91C_MC_FWS_3FWS                 ((unsigned int) 0x3 <<  8) // (MC) 4 cycles for Read, 4 for Write operations\r
 597 #define AT91C_MC_FMCN         ((unsigned int) 0xFF << 16) // (MC) Flash Microsecond Cycle Number\r
 598 // -------- MC_FCR : (MC Offset: 0x64) MC Flash Command Register --------\r
 599 #define AT91C_MC_FCMD         ((unsigned int) 0xF <<  0) // (MC) Flash Command\r
 600 #define         AT91C_MC_FCMD_START_PROG           ((unsigned int) 0x1) // (MC) Starts the programming of th epage specified by PAGEN.\r
 601 #define         AT91C_MC_FCMD_LOCK                 ((unsigned int) 0x2) // (MC) Starts a lock sequence of the sector defined by the bits 4 to 7 of the field PAGEN.\r
 602 #define         AT91C_MC_FCMD_PROG_AND_LOCK        ((unsigned int) 0x3) // (MC) The lock sequence automatically happens after the programming sequence is completed.\r
 603 #define         AT91C_MC_FCMD_UNLOCK               ((unsigned int) 0x4) // (MC) Starts an unlock sequence of the sector defined by the bits 4 to 7 of the field PAGEN.\r
 604 #define         AT91C_MC_FCMD_ERASE_ALL            ((unsigned int) 0x8) // (MC) Starts the erase of the entire flash.If at least a page is locked, the command is cancelled.\r
 605 #define         AT91C_MC_FCMD_SET_GP_NVM           ((unsigned int) 0xB) // (MC) Set General Purpose NVM bits.\r
 606 #define         AT91C_MC_FCMD_CLR_GP_NVM           ((unsigned int) 0xD) // (MC) Clear General Purpose NVM bits.\r
 607 #define         AT91C_MC_FCMD_SET_SECURITY         ((unsigned int) 0xF) // (MC) Set Security Bit.\r
 608 #define AT91C_MC_PAGEN        ((unsigned int) 0x3FF <<  8) // (MC) Page Number\r
 609 #define AT91C_MC_KEY          ((unsigned int) 0xFF << 24) // (MC) Writing Protect Key\r
 610 // -------- MC_FSR : (MC Offset: 0x68) MC Flash Command Register --------\r
 611 #define AT91C_MC_SECURITY     ((unsigned int) 0x1 <<  4) // (MC) Security Bit Status\r
 612 #define AT91C_MC_GPNVM0       ((unsigned int) 0x1 <<  8) // (MC) Sector 0 Lock Status\r
 613 #define AT91C_MC_GPNVM1       ((unsigned int) 0x1 <<  9) // (MC) Sector 1 Lock Status\r
 614 #define AT91C_MC_GPNVM2       ((unsigned int) 0x1 << 10) // (MC) Sector 2 Lock Status\r
 615 #define AT91C_MC_GPNVM3       ((unsigned int) 0x1 << 11) // (MC) Sector 3 Lock Status\r
 616 #define AT91C_MC_GPNVM4       ((unsigned int) 0x1 << 12) // (MC) Sector 4 Lock Status\r
 617 #define AT91C_MC_GPNVM5       ((unsigned int) 0x1 << 13) // (MC) Sector 5 Lock Status\r
 618 #define AT91C_MC_GPNVM6       ((unsigned int) 0x1 << 14) // (MC) Sector 6 Lock Status\r
 619 #define AT91C_MC_GPNVM7       ((unsigned int) 0x1 << 15) // (MC) Sector 7 Lock Status\r
 620 #define AT91C_MC_LOCKS0       ((unsigned int) 0x1 << 16) // (MC) Sector 0 Lock Status\r
 621 #define AT91C_MC_LOCKS1       ((unsigned int) 0x1 << 17) // (MC) Sector 1 Lock Status\r
 622 #define AT91C_MC_LOCKS2       ((unsigned int) 0x1 << 18) // (MC) Sector 2 Lock Status\r
 623 #define AT91C_MC_LOCKS3       ((unsigned int) 0x1 << 19) // (MC) Sector 3 Lock Status\r
 624 #define AT91C_MC_LOCKS4       ((unsigned int) 0x1 << 20) // (MC) Sector 4 Lock Status\r
 625 #define AT91C_MC_LOCKS5       ((unsigned int) 0x1 << 21) // (MC) Sector 5 Lock Status\r
 626 #define AT91C_MC_LOCKS6       ((unsigned int) 0x1 << 22) // (MC) Sector 6 Lock Status\r
 627 #define AT91C_MC_LOCKS7       ((unsigned int) 0x1 << 23) // (MC) Sector 7 Lock Status\r
 628 #define AT91C_MC_LOCKS8       ((unsigned int) 0x1 << 24) // (MC) Sector 8 Lock Status\r
 629 #define AT91C_MC_LOCKS9       ((unsigned int) 0x1 << 25) // (MC) Sector 9 Lock Status\r
 630 #define AT91C_MC_LOCKS10      ((unsigned int) 0x1 << 26) // (MC) Sector 10 Lock Status\r
 631 #define AT91C_MC_LOCKS11      ((unsigned int) 0x1 << 27) // (MC) Sector 11 Lock Status\r
 632 #define AT91C_MC_LOCKS12      ((unsigned int) 0x1 << 28) // (MC) Sector 12 Lock Status\r
 633 #define AT91C_MC_LOCKS13      ((unsigned int) 0x1 << 29) // (MC) Sector 13 Lock Status\r
 634 #define AT91C_MC_LOCKS14      ((unsigned int) 0x1 << 30) // (MC) Sector 14 Lock Status\r
 635 #define AT91C_MC_LOCKS15      ((unsigned int) 0x1 << 31) // (MC) Sector 15 Lock Status\r
 636 \r
 637 // *****************************************************************************\r
 638 //              SOFTWARE API DEFINITION  FOR Serial Parallel Interface\r
 639 // *****************************************************************************\r
 640 typedef struct _AT91S_SPI {\r
 641         AT91_REG         SPI_CR;        // Control Register\r
 642         AT91_REG         SPI_MR;        // Mode Register\r
 643         AT91_REG         SPI_RDR;       // Receive Data Register\r
 644         AT91_REG         SPI_TDR;       // Transmit Data Register\r
 645         AT91_REG         SPI_SR;        // Status Register\r
 646         AT91_REG         SPI_IER;       // Interrupt Enable Register\r
 647         AT91_REG         SPI_IDR;       // Interrupt Disable Register\r
 648         AT91_REG         SPI_IMR;       // Interrupt Mask Register\r
 649         AT91_REG         Reserved0[4];  //\r
 650         AT91_REG         SPI_CSR[4];    // Chip Select Register\r
 651         AT91_REG         Reserved1[48];         //\r
 652         AT91_REG         SPI_RPR;       // Receive Pointer Register\r
 653         AT91_REG         SPI_RCR;       // Receive Counter Register\r
 654         AT91_REG         SPI_TPR;       // Transmit Pointer Register\r
 655         AT91_REG         SPI_TCR;       // Transmit Counter Register\r
 656         AT91_REG         SPI_RNPR;      // Receive Next Pointer Register\r
 657         AT91_REG         SPI_RNCR;      // Receive Next Counter Register\r
 658         AT91_REG         SPI_TNPR;      // Transmit Next Pointer Register\r
 659         AT91_REG         SPI_TNCR;      // Transmit Next Counter Register\r
 660         AT91_REG         SPI_PTCR;      // PDC Transfer Control Register\r
 661         AT91_REG         SPI_PTSR;      // PDC Transfer Status Register\r
 662 } AT91S_SPI, *AT91PS_SPI;\r
 663 \r
 664 // -------- SPI_CR : (SPI Offset: 0x0) SPI Control Register --------\r
 665 #define AT91C_SPI_SPIEN       ((unsigned int) 0x1 <<  0) // (SPI) SPI Enable\r
 666 #define AT91C_SPI_SPIDIS      ((unsigned int) 0x1 <<  1) // (SPI) SPI Disable\r
 667 #define AT91C_SPI_SWRST       ((unsigned int) 0x1 <<  7) // (SPI) SPI Software reset\r
 668 #define AT91C_SPI_LASTXFER    ((unsigned int) 0x1 << 24) // (SPI) SPI Last Transfer\r
 669 // -------- SPI_MR : (SPI Offset: 0x4) SPI Mode Register --------\r
 670 #define AT91C_SPI_MSTR        ((unsigned int) 0x1 <<  0) // (SPI) Master/Slave Mode\r
 671 #define AT91C_SPI_PS          ((unsigned int) 0x1 <<  1) // (SPI) Peripheral Select\r
 672 #define         AT91C_SPI_PS_FIXED                ((unsigned int) 0x0 <<  1) // (SPI) Fixed Peripheral Select\r
 673 #define         AT91C_SPI_PS_VARIABLE             ((unsigned int) 0x1 <<  1) // (SPI) Variable Peripheral Select\r
 674 #define AT91C_SPI_PCSDEC      ((unsigned int) 0x1 <<  2) // (SPI) Chip Select Decode\r
 675 #define AT91C_SPI_FDIV        ((unsigned int) 0x1 <<  3) // (SPI) Clock Selection\r
 676 #define AT91C_SPI_MODFDIS     ((unsigned int) 0x1 <<  4) // (SPI) Mode Fault Detection\r
 677 #define AT91C_SPI_LLB         ((unsigned int) 0x1 <<  7) // (SPI) Clock Selection\r
 678 #define AT91C_SPI_PCS         ((unsigned int) 0xF << 16) // (SPI) Peripheral Chip Select\r
 679 #define AT91C_SPI_DLYBCS      ((unsigned int) 0xFF << 24) // (SPI) Delay Between Chip Selects\r
 680 // -------- SPI_RDR : (SPI Offset: 0x8) Receive Data Register --------\r
 681 #define AT91C_SPI_RD          ((unsigned int) 0xFFFF <<  0) // (SPI) Receive Data\r
 682 #define AT91C_SPI_RPCS        ((unsigned int) 0xF << 16) // (SPI) Peripheral Chip Select Status\r
 683 // -------- SPI_TDR : (SPI Offset: 0xc) Transmit Data Register --------\r
 684 #define AT91C_SPI_TD          ((unsigned int) 0xFFFF <<  0) // (SPI) Transmit Data\r
 685 #define AT91C_SPI_TPCS        ((unsigned int) 0xF << 16) // (SPI) Peripheral Chip Select Status\r
 686 // -------- SPI_SR : (SPI Offset: 0x10) Status Register --------\r
 687 #define AT91C_SPI_RDRF        ((unsigned int) 0x1 <<  0) // (SPI) Receive Data Register Full\r
 688 #define AT91C_SPI_TDRE        ((unsigned int) 0x1 <<  1) // (SPI) Transmit Data Register Empty\r
 689 #define AT91C_SPI_MODF        ((unsigned int) 0x1 <<  2) // (SPI) Mode Fault Error\r
 690 #define AT91C_SPI_OVRES       ((unsigned int) 0x1 <<  3) // (SPI) Overrun Error Status\r
 691 #define AT91C_SPI_ENDRX       ((unsigned int) 0x1 <<  4) // (SPI) End of Receiver Transfer\r
 692 #define AT91C_SPI_ENDTX       ((unsigned int) 0x1 <<  5) // (SPI) End of Receiver Transfer\r
 693 #define AT91C_SPI_RXBUFF      ((unsigned int) 0x1 <<  6) // (SPI) RXBUFF Interrupt\r
 694 #define AT91C_SPI_TXBUFE      ((unsigned int) 0x1 <<  7) // (SPI) TXBUFE Interrupt\r
 695 #define AT91C_SPI_NSSR        ((unsigned int) 0x1 <<  8) // (SPI) NSSR Interrupt\r
 696 #define AT91C_SPI_TXEMPTY     ((unsigned int) 0x1 <<  9) // (SPI) TXEMPTY Interrupt\r
 697 #define AT91C_SPI_SPIENS      ((unsigned int) 0x1 << 16) // (SPI) Enable Status\r
 698 // -------- SPI_IER : (SPI Offset: 0x14) Interrupt Enable Register --------\r
 699 // -------- SPI_IDR : (SPI Offset: 0x18) Interrupt Disable Register --------\r
 700 // -------- SPI_IMR : (SPI Offset: 0x1c) Interrupt Mask Register --------\r
 701 // -------- SPI_CSR : (SPI Offset: 0x30) Chip Select Register --------\r
 702 #define AT91C_SPI_CPOL        ((unsigned int) 0x1 <<  0) // (SPI) Clock Polarity\r
 703 #define AT91C_SPI_NCPHA       ((unsigned int) 0x1 <<  1) // (SPI) Clock Phase\r
 704 #define AT91C_SPI_CSAAT       ((unsigned int) 0x1 <<  3) // (SPI) Chip Select Active After Transfer\r
 705 #define AT91C_SPI_BITS        ((unsigned int) 0xF <<  4) // (SPI) Bits Per Transfer\r
 706 #define         AT91C_SPI_BITS_8                    ((unsigned int) 0x0 <<  4) // (SPI) 8 Bits Per transfer\r
 707 #define         AT91C_SPI_BITS_9                    ((unsigned int) 0x1 <<  4) // (SPI) 9 Bits Per transfer\r
 708 #define         AT91C_SPI_BITS_10                   ((unsigned int) 0x2 <<  4) // (SPI) 10 Bits Per transfer\r
 709 #define         AT91C_SPI_BITS_11                   ((unsigned int) 0x3 <<  4) // (SPI) 11 Bits Per transfer\r
 710 #define         AT91C_SPI_BITS_12                   ((unsigned int) 0x4 <<  4) // (SPI) 12 Bits Per transfer\r
 711 #define         AT91C_SPI_BITS_13                   ((unsigned int) 0x5 <<  4) // (SPI) 13 Bits Per transfer\r
 712 #define         AT91C_SPI_BITS_14                   ((unsigned int) 0x6 <<  4) // (SPI) 14 Bits Per transfer\r
 713 #define         AT91C_SPI_BITS_15                   ((unsigned int) 0x7 <<  4) // (SPI) 15 Bits Per transfer\r
 714 #define         AT91C_SPI_BITS_16                   ((unsigned int) 0x8 <<  4) // (SPI) 16 Bits Per transfer\r
 715 #define AT91C_SPI_SCBR        ((unsigned int) 0xFF <<  8) // (SPI) Serial Clock Baud Rate\r
 716 #define AT91C_SPI_DLYBS       ((unsigned int) 0xFF << 16) // (SPI) Serial Clock Baud Rate\r
 717 #define AT91C_SPI_DLYBCT      ((unsigned int) 0xFF << 24) // (SPI) Delay Between Consecutive Transfers\r
 718 \r
 719 // *****************************************************************************\r
 720 //              SOFTWARE API DEFINITION  FOR Analog to Digital Convertor\r
 721 // *****************************************************************************\r
 722 typedef struct _AT91S_ADC {\r
 723         AT91_REG         ADC_CR;        // ADC Control Register\r
 724         AT91_REG         ADC_MR;        // ADC Mode Register\r
 725         AT91_REG         Reserved0[2];  //\r
 726         AT91_REG         ADC_CHER;      // ADC Channel Enable Register\r
 727         AT91_REG         ADC_CHDR;      // ADC Channel Disable Register\r
 728         AT91_REG         ADC_CHSR;      // ADC Channel Status Register\r
 729         AT91_REG         ADC_SR;        // ADC Status Register\r
 730         AT91_REG         ADC_LCDR;      // ADC Last Converted Data Register\r
 731         AT91_REG         ADC_IER;       // ADC Interrupt Enable Register\r
 732         AT91_REG         ADC_IDR;       // ADC Interrupt Disable Register\r
 733         AT91_REG         ADC_IMR;       // ADC Interrupt Mask Register\r
 734         AT91_REG         ADC_CDR0;      // ADC Channel Data Register 0\r
 735         AT91_REG         ADC_CDR1;      // ADC Channel Data Register 1\r
 736         AT91_REG         ADC_CDR2;      // ADC Channel Data Register 2\r
 737         AT91_REG         ADC_CDR3;      // ADC Channel Data Register 3\r
 738         AT91_REG         ADC_CDR4;      // ADC Channel Data Register 4\r
 739         AT91_REG         ADC_CDR5;      // ADC Channel Data Register 5\r
 740         AT91_REG         ADC_CDR6;      // ADC Channel Data Register 6\r
 741         AT91_REG         ADC_CDR7;      // ADC Channel Data Register 7\r
 742         AT91_REG         Reserved1[44];         //\r
 743         AT91_REG         ADC_RPR;       // Receive Pointer Register\r
 744         AT91_REG         ADC_RCR;       // Receive Counter Register\r
 745         AT91_REG         ADC_TPR;       // Transmit Pointer Register\r
 746         AT91_REG         ADC_TCR;       // Transmit Counter Register\r
 747         AT91_REG         ADC_RNPR;      // Receive Next Pointer Register\r
 748         AT91_REG         ADC_RNCR;      // Receive Next Counter Register\r
 749         AT91_REG         ADC_TNPR;      // Transmit Next Pointer Register\r
 750         AT91_REG         ADC_TNCR;      // Transmit Next Counter Register\r
 751         AT91_REG         ADC_PTCR;      // PDC Transfer Control Register\r
 752         AT91_REG         ADC_PTSR;      // PDC Transfer Status Register\r
 753 } AT91S_ADC, *AT91PS_ADC;\r
 754 \r
 755 // -------- ADC_CR : (ADC Offset: 0x0) ADC Control Register --------\r
 756 #define AT91C_ADC_SWRST       ((unsigned int) 0x1 <<  0) // (ADC) Software Reset\r
 757 #define AT91C_ADC_START       ((unsigned int) 0x1 <<  1) // (ADC) Start Conversion\r
 758 // -------- ADC_MR : (ADC Offset: 0x4) ADC Mode Register --------\r
 759 #define AT91C_ADC_TRGEN       ((unsigned int) 0x1 <<  0) // (ADC) Trigger Enable\r
 760 #define         AT91C_ADC_TRGEN_DIS                  ((unsigned int) 0x0) // (ADC) Hradware triggers are disabled. Starting a conversion is only possible by software\r
 761 #define         AT91C_ADC_TRGEN_EN                   ((unsigned int) 0x1) // (ADC) Hardware trigger selected by TRGSEL field is enabled.\r
 762 #define AT91C_ADC_TRGSEL      ((unsigned int) 0x7 <<  1) // (ADC) Trigger Selection\r
 763 #define         AT91C_ADC_TRGSEL_TIOA0                ((unsigned int) 0x0 <<  1) // (ADC) Selected TRGSEL = TIAO0\r
 764 #define         AT91C_ADC_TRGSEL_TIOA1                ((unsigned int) 0x1 <<  1) // (ADC) Selected TRGSEL = TIAO1\r
 765 #define         AT91C_ADC_TRGSEL_TIOA2                ((unsigned int) 0x2 <<  1) // (ADC) Selected TRGSEL = TIAO2\r
 766 #define         AT91C_ADC_TRGSEL_TIOA3                ((unsigned int) 0x3 <<  1) // (ADC) Selected TRGSEL = TIAO3\r
 767 #define         AT91C_ADC_TRGSEL_TIOA4                ((unsigned int) 0x4 <<  1) // (ADC) Selected TRGSEL = TIAO4\r
 768 #define         AT91C_ADC_TRGSEL_TIOA5                ((unsigned int) 0x5 <<  1) // (ADC) Selected TRGSEL = TIAO5\r
 769 #define         AT91C_ADC_TRGSEL_EXT                  ((unsigned int) 0x6 <<  1) // (ADC) Selected TRGSEL = External Trigger\r
 770 #define AT91C_ADC_LOWRES      ((unsigned int) 0x1 <<  4) // (ADC) Resolution.\r
 771 #define         AT91C_ADC_LOWRES_10_BIT               ((unsigned int) 0x0 <<  4) // (ADC) 10-bit resolution\r
 772 #define         AT91C_ADC_LOWRES_8_BIT                ((unsigned int) 0x1 <<  4) // (ADC) 8-bit resolution\r
 773 #define AT91C_ADC_SLEEP       ((unsigned int) 0x1 <<  5) // (ADC) Sleep Mode\r
 774 #define         AT91C_ADC_SLEEP_NORMAL_MODE          ((unsigned int) 0x0 <<  5) // (ADC) Normal Mode\r
 775 #define         AT91C_ADC_SLEEP_MODE                 ((unsigned int) 0x1 <<  5) // (ADC) Sleep Mode\r
 776 #define AT91C_ADC_PRESCAL     ((unsigned int) 0x3F <<  8) // (ADC) Prescaler rate selection\r
 777 #define AT91C_ADC_STARTUP     ((unsigned int) 0x1F << 16) // (ADC) Startup Time\r
 778 #define AT91C_ADC_SHTIM       ((unsigned int) 0xF << 24) // (ADC) Sample & Hold Time\r
 779 // --------     ADC_CHER : (ADC Offset: 0x10) ADC Channel Enable Register --------\r
 780 #define AT91C_ADC_CH0         ((unsigned int) 0x1 <<  0) // (ADC) Channel 0\r
 781 #define AT91C_ADC_CH1         ((unsigned int) 0x1 <<  1) // (ADC) Channel 1\r
 782 #define AT91C_ADC_CH2         ((unsigned int) 0x1 <<  2) // (ADC) Channel 2\r
 783 #define AT91C_ADC_CH3         ((unsigned int) 0x1 <<  3) // (ADC) Channel 3\r
 784 #define AT91C_ADC_CH4         ((unsigned int) 0x1 <<  4) // (ADC) Channel 4\r
 785 #define AT91C_ADC_CH5         ((unsigned int) 0x1 <<  5) // (ADC) Channel 5\r
 786 #define AT91C_ADC_CH6         ((unsigned int) 0x1 <<  6) // (ADC) Channel 6\r
 787 #define AT91C_ADC_CH7         ((unsigned int) 0x1 <<  7) // (ADC) Channel 7\r
 788 // --------     ADC_CHDR : (ADC Offset: 0x14) ADC Channel Disable Register --------\r
 789 // --------     ADC_CHSR : (ADC Offset: 0x18) ADC Channel Status Register --------\r
 790 // -------- ADC_SR : (ADC Offset: 0x1c) ADC Status Register --------\r
 791 #define AT91C_ADC_EOC0        ((unsigned int) 0x1 <<  0) // (ADC) End of Conversion\r
 792 #define AT91C_ADC_EOC1        ((unsigned int) 0x1 <<  1) // (ADC) End of Conversion\r
 793 #define AT91C_ADC_EOC2        ((unsigned int) 0x1 <<  2) // (ADC) End of Conversion\r
 794 #define AT91C_ADC_EOC3        ((unsigned int) 0x1 <<  3) // (ADC) End of Conversion\r
 795 #define AT91C_ADC_EOC4        ((unsigned int) 0x1 <<  4) // (ADC) End of Conversion\r
 796 #define AT91C_ADC_EOC5        ((unsigned int) 0x1 <<  5) // (ADC) End of Conversion\r
 797 #define AT91C_ADC_EOC6        ((unsigned int) 0x1 <<  6) // (ADC) End of Conversion\r
 798 #define AT91C_ADC_EOC7        ((unsigned int) 0x1 <<  7) // (ADC) End of Conversion\r
 799 #define AT91C_ADC_OVRE0       ((unsigned int) 0x1 <<  8) // (ADC) Overrun Error\r
 800 #define AT91C_ADC_OVRE1       ((unsigned int) 0x1 <<  9) // (ADC) Overrun Error\r
 801 #define AT91C_ADC_OVRE2       ((unsigned int) 0x1 << 10) // (ADC) Overrun Error\r
 802 #define AT91C_ADC_OVRE3       ((unsigned int) 0x1 << 11) // (ADC) Overrun Error\r
 803 #define AT91C_ADC_OVRE4       ((unsigned int) 0x1 << 12) // (ADC) Overrun Error\r
 804 #define AT91C_ADC_OVRE5       ((unsigned int) 0x1 << 13) // (ADC) Overrun Error\r
 805 #define AT91C_ADC_OVRE6       ((unsigned int) 0x1 << 14) // (ADC) Overrun Error\r
 806 #define AT91C_ADC_OVRE7       ((unsigned int) 0x1 << 15) // (ADC) Overrun Error\r
 807 #define AT91C_ADC_DRDY        ((unsigned int) 0x1 << 16) // (ADC) Data Ready\r
 808 #define AT91C_ADC_GOVRE       ((unsigned int) 0x1 << 17) // (ADC) General Overrun\r
 809 #define AT91C_ADC_ENDRX       ((unsigned int) 0x1 << 18) // (ADC) End of Receiver Transfer\r
 810 #define AT91C_ADC_RXBUFF      ((unsigned int) 0x1 << 19) // (ADC) RXBUFF Interrupt\r
 811 // -------- ADC_LCDR : (ADC Offset: 0x20) ADC Last Converted Data Register --------\r
 812 #define AT91C_ADC_LDATA       ((unsigned int) 0x3FF <<  0) // (ADC) Last Data Converted\r
 813 // -------- ADC_IER : (ADC Offset: 0x24) ADC Interrupt Enable Register --------\r
 814 // -------- ADC_IDR : (ADC Offset: 0x28) ADC Interrupt Disable Register --------\r
 815 // -------- ADC_IMR : (ADC Offset: 0x2c) ADC Interrupt Mask Register --------\r
 816 // -------- ADC_CDR0 : (ADC Offset: 0x30) ADC Channel Data Register 0 --------\r
 817 #define AT91C_ADC_DATA        ((unsigned int) 0x3FF <<  0) // (ADC) Converted Data\r
 818 // -------- ADC_CDR1 : (ADC Offset: 0x34) ADC Channel Data Register 1 --------\r
 819 // -------- ADC_CDR2 : (ADC Offset: 0x38) ADC Channel Data Register 2 --------\r
 820 // -------- ADC_CDR3 : (ADC Offset: 0x3c) ADC Channel Data Register 3 --------\r
 821 // -------- ADC_CDR4 : (ADC Offset: 0x40) ADC Channel Data Register 4 --------\r
 822 // -------- ADC_CDR5 : (ADC Offset: 0x44) ADC Channel Data Register 5 --------\r
 823 // -------- ADC_CDR6 : (ADC Offset: 0x48) ADC Channel Data Register 6 --------\r
 824 // -------- ADC_CDR7 : (ADC Offset: 0x4c) ADC Channel Data Register 7 --------\r
 825 \r
 826 // *****************************************************************************\r
 827 //              SOFTWARE API DEFINITION  FOR Synchronous Serial Controller Interface\r
 828 // *****************************************************************************\r
 829 typedef struct _AT91S_SSC {\r
 830         AT91_REG         SSC_CR;        // Control Register\r
 831         AT91_REG         SSC_CMR;       // Clock Mode Register\r
 832         AT91_REG         Reserved0[2];  //\r
 833         AT91_REG         SSC_RCMR;      // Receive Clock ModeRegister\r
 834         AT91_REG         SSC_RFMR;      // Receive Frame Mode Register\r
 835         AT91_REG         SSC_TCMR;      // Transmit Clock Mode Register\r
 836         AT91_REG         SSC_TFMR;      // Transmit Frame Mode Register\r
 837         AT91_REG         SSC_RHR;       // Receive Holding Register\r
 838         AT91_REG         SSC_THR;       // Transmit Holding Register\r
 839         AT91_REG         Reserved1[2];  //\r
 840         AT91_REG         SSC_RSHR;      // Receive Sync Holding Register\r
 841         AT91_REG         SSC_TSHR;      // Transmit Sync Holding Register\r
 842         AT91_REG         Reserved2[2];  //\r
 843         AT91_REG         SSC_SR;        // Status Register\r
 844         AT91_REG         SSC_IER;       // Interrupt Enable Register\r
 845         AT91_REG         SSC_IDR;       // Interrupt Disable Register\r
 846         AT91_REG         SSC_IMR;       // Interrupt Mask Register\r
 847         AT91_REG         Reserved3[44];         //\r
 848         AT91_REG         SSC_RPR;       // Receive Pointer Register\r
 849         AT91_REG         SSC_RCR;       // Receive Counter Register\r
 850         AT91_REG         SSC_TPR;       // Transmit Pointer Register\r
 851         AT91_REG         SSC_TCR;       // Transmit Counter Register\r
 852         AT91_REG         SSC_RNPR;      // Receive Next Pointer Register\r
 853         AT91_REG         SSC_RNCR;      // Receive Next Counter Register\r
 854         AT91_REG         SSC_TNPR;      // Transmit Next Pointer Register\r
 855         AT91_REG         SSC_TNCR;      // Transmit Next Counter Register\r
 856         AT91_REG         SSC_PTCR;      // PDC Transfer Control Register\r
 857         AT91_REG         SSC_PTSR;      // PDC Transfer Status Register\r
 858 } AT91S_SSC, *AT91PS_SSC;\r
 859 \r
 860 // -------- SSC_CR : (SSC Offset: 0x0) SSC Control Register --------\r
 861 #define AT91C_SSC_RXEN        ((unsigned int) 0x1 <<  0) // (SSC) Receive Enable\r
 862 #define AT91C_SSC_RXDIS       ((unsigned int) 0x1 <<  1) // (SSC) Receive Disable\r
 863 #define AT91C_SSC_TXEN        ((unsigned int) 0x1 <<  8) // (SSC) Transmit Enable\r
 864 #define AT91C_SSC_TXDIS       ((unsigned int) 0x1 <<  9) // (SSC) Transmit Disable\r
 865 #define AT91C_SSC_SWRST       ((unsigned int) 0x1 << 15) // (SSC) Software Reset\r
 866 // -------- SSC_RCMR : (SSC Offset: 0x10) SSC Receive Clock Mode Register --------\r
 867 #define AT91C_SSC_CKS         ((unsigned int) 0x3 <<  0) // (SSC) Receive/Transmit Clock Selection\r
 868 #define         AT91C_SSC_CKS_DIV                  ((unsigned int) 0x0) // (SSC) Divided Clock\r
 869 #define         AT91C_SSC_CKS_TK                   ((unsigned int) 0x1) // (SSC) TK Clock signal\r
 870 #define         AT91C_SSC_CKS_RK                   ((unsigned int) 0x2) // (SSC) RK pin\r
 871 #define AT91C_SSC_CKO         ((unsigned int) 0x7 <<  2) // (SSC) Receive/Transmit Clock Output Mode Selection\r
 872 #define         AT91C_SSC_CKO_NONE                 ((unsigned int) 0x0 <<  2) // (SSC) Receive/Transmit Clock Output Mode: None RK pin: Input-only\r
 873 #define         AT91C_SSC_CKO_CONTINOUS            ((unsigned int) 0x1 <<  2) // (SSC) Continuous Receive/Transmit Clock RK pin: Output\r
 874 #define         AT91C_SSC_CKO_DATA_TX              ((unsigned int) 0x2 <<  2) // (SSC) Receive/Transmit Clock only during data transfers RK pin: Output\r
 875 #define AT91C_SSC_CKI         ((unsigned int) 0x1 <<  5) // (SSC) Receive/Transmit Clock Inversion\r
 876 #define AT91C_SSC_START       ((unsigned int) 0xF <<  8) // (SSC) Receive/Transmit Start Selection\r
 877 #define         AT91C_SSC_START_CONTINOUS            ((unsigned int) 0x0 <<  8) // (SSC) Continuous, as soon as the receiver is enabled, and immediately after the end of transfer of the previous data.\r
 878 #define         AT91C_SSC_START_TX                   ((unsigned int) 0x1 <<  8) // (SSC) Transmit/Receive start\r
 879 #define         AT91C_SSC_START_LOW_RF               ((unsigned int) 0x2 <<  8) // (SSC) Detection of a low level on RF input\r
 880 #define         AT91C_SSC_START_HIGH_RF              ((unsigned int) 0x3 <<  8) // (SSC) Detection of a high level on RF input\r
 881 #define         AT91C_SSC_START_FALL_RF              ((unsigned int) 0x4 <<  8) // (SSC) Detection of a falling edge on RF input\r
 882 #define         AT91C_SSC_START_RISE_RF              ((unsigned int) 0x5 <<  8) // (SSC) Detection of a rising edge on RF input\r
 883 #define         AT91C_SSC_START_LEVEL_RF             ((unsigned int) 0x6 <<  8) // (SSC) Detection of any level change on RF input\r
 884 #define         AT91C_SSC_START_EDGE_RF              ((unsigned int) 0x7 <<  8) // (SSC) Detection of any edge on RF input\r
 885 #define         AT91C_SSC_START_0                    ((unsigned int) 0x8 <<  8) // (SSC) Compare 0\r
 886 #define AT91C_SSC_STTDLY      ((unsigned int) 0xFF << 16) // (SSC) Receive/Transmit Start Delay\r
 887 #define AT91C_SSC_PERIOD      ((unsigned int) 0xFF << 24) // (SSC) Receive/Transmit Period Divider Selection\r
 888 // -------- SSC_RFMR : (SSC Offset: 0x14) SSC Receive Frame Mode Register --------\r
 889 #define AT91C_SSC_DATLEN      ((unsigned int) 0x1F <<  0) // (SSC) Data Length\r
 890 #define AT91C_SSC_LOOP        ((unsigned int) 0x1 <<  5) // (SSC) Loop Mode\r
 891 #define AT91C_SSC_MSBF        ((unsigned int) 0x1 <<  7) // (SSC) Most Significant Bit First\r
 892 #define AT91C_SSC_DATNB       ((unsigned int) 0xF <<  8) // (SSC) Data Number per Frame\r
 893 #define AT91C_SSC_FSLEN       ((unsigned int) 0xF << 16) // (SSC) Receive/Transmit Frame Sync length\r
 894 #define AT91C_SSC_FSOS        ((unsigned int) 0x7 << 20) // (SSC) Receive/Transmit Frame Sync Output Selection\r
 895 #define         AT91C_SSC_FSOS_NONE                 ((unsigned int) 0x0 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: None RK pin Input-only\r
 896 #define         AT91C_SSC_FSOS_NEGATIVE             ((unsigned int) 0x1 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Negative Pulse\r
 897 #define         AT91C_SSC_FSOS_POSITIVE             ((unsigned int) 0x2 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Positive Pulse\r
 898 #define         AT91C_SSC_FSOS_LOW                  ((unsigned int) 0x3 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Driver Low during data transfer\r
 899 #define         AT91C_SSC_FSOS_HIGH                 ((unsigned int) 0x4 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Driver High during data transfer\r
 900 #define         AT91C_SSC_FSOS_TOGGLE               ((unsigned int) 0x5 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Toggling at each start of data transfer\r
 901 #define AT91C_SSC_FSEDGE      ((unsigned int) 0x1 << 24) // (SSC) Frame Sync Edge Detection\r
 902 // -------- SSC_TCMR : (SSC Offset: 0x18) SSC Transmit Clock Mode Register --------\r
 903 // -------- SSC_TFMR : (SSC Offset: 0x1c) SSC Transmit Frame Mode Register --------\r
 904 #define AT91C_SSC_DATDEF      ((unsigned int) 0x1 <<  5) // (SSC) Data Default Value\r
 905 #define AT91C_SSC_FSDEN       ((unsigned int) 0x1 << 23) // (SSC) Frame Sync Data Enable\r
 906 // -------- SSC_SR : (SSC Offset: 0x40) SSC Status Register --------\r
 907 #define AT91C_SSC_TXRDY       ((unsigned int) 0x1 <<  0) // (SSC) Transmit Ready\r
 908 #define AT91C_SSC_TXEMPTY     ((unsigned int) 0x1 <<  1) // (SSC) Transmit Empty\r
 909 #define AT91C_SSC_ENDTX       ((unsigned int) 0x1 <<  2) // (SSC) End Of Transmission\r
 910 #define AT91C_SSC_TXBUFE      ((unsigned int) 0x1 <<  3) // (SSC) Transmit Buffer Empty\r
 911 #define AT91C_SSC_RXRDY       ((unsigned int) 0x1 <<  4) // (SSC) Receive Ready\r
 912 #define AT91C_SSC_OVRUN       ((unsigned int) 0x1 <<  5) // (SSC) Receive Overrun\r
 913 #define AT91C_SSC_ENDRX       ((unsigned int) 0x1 <<  6) // (SSC) End of Reception\r
 914 #define AT91C_SSC_RXBUFF      ((unsigned int) 0x1 <<  7) // (SSC) Receive Buffer Full\r
 915 #define AT91C_SSC_TXSYN       ((unsigned int) 0x1 << 10) // (SSC) Transmit Sync\r
 916 #define AT91C_SSC_RXSYN       ((unsigned int) 0x1 << 11) // (SSC) Receive Sync\r
 917 #define AT91C_SSC_TXENA       ((unsigned int) 0x1 << 16) // (SSC) Transmit Enable\r
 918 #define AT91C_SSC_RXENA       ((unsigned int) 0x1 << 17) // (SSC) Receive Enable\r
 919 // -------- SSC_IER : (SSC Offset: 0x44) SSC Interrupt Enable Register --------\r
 920 // -------- SSC_IDR : (SSC Offset: 0x48) SSC Interrupt Disable Register --------\r
 921 // -------- SSC_IMR : (SSC Offset: 0x4c) SSC Interrupt Mask Register --------\r
 922 \r
 923 // *****************************************************************************\r
 924 //              SOFTWARE API DEFINITION  FOR Usart\r
 925 // *****************************************************************************\r
 926 typedef struct _AT91S_USART {\r
 927         AT91_REG         US_CR;         // Control Register\r
 928         AT91_REG         US_MR;         // Mode Register\r
 929         AT91_REG         US_IER;        // Interrupt Enable Register\r
 930         AT91_REG         US_IDR;        // Interrupt Disable Register\r
 931         AT91_REG         US_IMR;        // Interrupt Mask Register\r
 932         AT91_REG         US_CSR;        // Channel Status Register\r
 933         AT91_REG         US_RHR;        // Receiver Holding Register\r
 934         AT91_REG         US_THR;        // Transmitter Holding Register\r
 935         AT91_REG         US_BRGR;       // Baud Rate Generator Register\r
 936         AT91_REG         US_RTOR;       // Receiver Time-out Register\r
 937         AT91_REG         US_TTGR;       // Transmitter Time-guard Register\r
 938         AT91_REG         Reserved0[5];  //\r
 939         AT91_REG         US_FIDI;       // FI_DI_Ratio Register\r
 940         AT91_REG         US_NER;        // Nb Errors Register\r
 941         AT91_REG         Reserved1[1];  //\r
 942         AT91_REG         US_IF;         // IRDA_FILTER Register\r
 943         AT91_REG         Reserved2[44];         //\r
 944         AT91_REG         US_RPR;        // Receive Pointer Register\r
 945         AT91_REG         US_RCR;        // Receive Counter Register\r
 946         AT91_REG         US_TPR;        // Transmit Pointer Register\r
 947         AT91_REG         US_TCR;        // Transmit Counter Register\r
 948         AT91_REG         US_RNPR;       // Receive Next Pointer Register\r
 949         AT91_REG         US_RNCR;       // Receive Next Counter Register\r
 950         AT91_REG         US_TNPR;       // Transmit Next Pointer Register\r
 951         AT91_REG         US_TNCR;       // Transmit Next Counter Register\r
 952         AT91_REG         US_PTCR;       // PDC Transfer Control Register\r
 953         AT91_REG         US_PTSR;       // PDC Transfer Status Register\r
 954 } AT91S_USART, *AT91PS_USART;\r
 955 \r
 956 // -------- US_CR : (USART Offset: 0x0) Debug Unit Control Register --------\r
 957 #define AT91C_US_STTBRK       ((unsigned int) 0x1 <<  9) // (USART) Start Break\r
 958 #define AT91C_US_STPBRK       ((unsigned int) 0x1 << 10) // (USART) Stop Break\r
 959 #define AT91C_US_STTTO        ((unsigned int) 0x1 << 11) // (USART) Start Time-out\r
 960 #define AT91C_US_SENDA        ((unsigned int) 0x1 << 12) // (USART) Send Address\r
 961 #define AT91C_US_RSTIT        ((unsigned int) 0x1 << 13) // (USART) Reset Iterations\r
 962 #define AT91C_US_RSTNACK      ((unsigned int) 0x1 << 14) // (USART) Reset Non Acknowledge\r
 963 #define AT91C_US_RETTO        ((unsigned int) 0x1 << 15) // (USART) Rearm Time-out\r
 964 #define AT91C_US_DTREN        ((unsigned int) 0x1 << 16) // (USART) Data Terminal ready Enable\r
 965 #define AT91C_US_DTRDIS       ((unsigned int) 0x1 << 17) // (USART) Data Terminal ready Disable\r
 966 #define AT91C_US_RTSEN        ((unsigned int) 0x1 << 18) // (USART) Request to Send enable\r
 967 #define AT91C_US_RTSDIS       ((unsigned int) 0x1 << 19) // (USART) Request to Send Disable\r
 968 // -------- US_MR : (USART Offset: 0x4) Debug Unit Mode Register --------\r
 969 #define AT91C_US_USMODE       ((unsigned int) 0xF <<  0) // (USART) Usart mode\r
 970 #define         AT91C_US_USMODE_NORMAL               ((unsigned int) 0x0) // (USART) Normal\r
 971 #define         AT91C_US_USMODE_RS485                ((unsigned int) 0x1) // (USART) RS485\r
 972 #define         AT91C_US_USMODE_HWHSH                ((unsigned int) 0x2) // (USART) Hardware Handshaking\r
 973 #define         AT91C_US_USMODE_MODEM                ((unsigned int) 0x3) // (USART) Modem\r
 974 #define         AT91C_US_USMODE_ISO7816_0            ((unsigned int) 0x4) // (USART) ISO7816 protocol: T = 0\r
 975 #define         AT91C_US_USMODE_ISO7816_1            ((unsigned int) 0x6) // (USART) ISO7816 protocol: T = 1\r
 976 #define         AT91C_US_USMODE_IRDA                 ((unsigned int) 0x8) // (USART) IrDA\r
 977 #define         AT91C_US_USMODE_SWHSH                ((unsigned int) 0xC) // (USART) Software Handshaking\r
 978 #define AT91C_US_CLKS         ((unsigned int) 0x3 <<  4) // (USART) Clock Selection (Baud Rate generator Input Clock\r
 979 #define         AT91C_US_CLKS_CLOCK                ((unsigned int) 0x0 <<  4) // (USART) Clock\r
 980 #define         AT91C_US_CLKS_FDIV1                ((unsigned int) 0x1 <<  4) // (USART) fdiv1\r
 981 #define         AT91C_US_CLKS_SLOW                 ((unsigned int) 0x2 <<  4) // (USART) slow_clock (ARM)\r
 982 #define         AT91C_US_CLKS_EXT                  ((unsigned int) 0x3 <<  4) // (USART) External (SCK)\r
 983 #define AT91C_US_CHRL         ((unsigned int) 0x3 <<  6) // (USART) Clock Selection (Baud Rate generator Input Clock\r
 984 #define         AT91C_US_CHRL_5_BITS               ((unsigned int) 0x0 <<  6) // (USART) Character Length: 5 bits\r
 985 #define         AT91C_US_CHRL_6_BITS               ((unsigned int) 0x1 <<  6) // (USART) Character Length: 6 bits\r
 986 #define         AT91C_US_CHRL_7_BITS               ((unsigned int) 0x2 <<  6) // (USART) Character Length: 7 bits\r
 987 #define         AT91C_US_CHRL_8_BITS               ((unsigned int) 0x3 <<  6) // (USART) Character Length: 8 bits\r
 988 #define AT91C_US_SYNC         ((unsigned int) 0x1 <<  8) // (USART) Synchronous Mode Select\r
 989 #define AT91C_US_NBSTOP       ((unsigned int) 0x3 << 12) // (USART) Number of Stop bits\r
 990 #define         AT91C_US_NBSTOP_1_BIT                ((unsigned int) 0x0 << 12) // (USART) 1 stop bit\r
 991 #define         AT91C_US_NBSTOP_15_BIT               ((unsigned int) 0x1 << 12) // (USART) Asynchronous (SYNC=0) 2 stop bits Synchronous (SYNC=1) 2 stop bits\r
 992 #define         AT91C_US_NBSTOP_2_BIT                ((unsigned int) 0x2 << 12) // (USART) 2 stop bits\r
 993 #define AT91C_US_MSBF         ((unsigned int) 0x1 << 16) // (USART) Bit Order\r
 994 #define AT91C_US_MODE9        ((unsigned int) 0x1 << 17) // (USART) 9-bit Character length\r
 995 #define AT91C_US_CKLO         ((unsigned int) 0x1 << 18) // (USART) Clock Output Select\r
 996 #define AT91C_US_OVER         ((unsigned int) 0x1 << 19) // (USART) Over Sampling Mode\r
 997 #define AT91C_US_INACK        ((unsigned int) 0x1 << 20) // (USART) Inhibit Non Acknowledge\r
 998 #define AT91C_US_DSNACK       ((unsigned int) 0x1 << 21) // (USART) Disable Successive NACK\r
 999 #define AT91C_US_MAX_ITER     ((unsigned int) 0x1 << 24) // (USART) Number of Repetitions\r
1000 #define AT91C_US_FILTER       ((unsigned int) 0x1 << 28) // (USART) Receive Line Filter\r
1001 // -------- US_IER : (USART Offset: 0x8) Debug Unit Interrupt Enable Register --------\r
1002 #define AT91C_US_RXBRK        ((unsigned int) 0x1 <<  2) // (USART) Break Received/End of Break\r
1003 #define AT91C_US_TIMEOUT      ((unsigned int) 0x1 <<  8) // (USART) Receiver Time-out\r
1004 #define AT91C_US_ITERATION    ((unsigned int) 0x1 << 10) // (USART) Max number of Repetitions Reached\r
1005 #define AT91C_US_NACK         ((unsigned int) 0x1 << 13) // (USART) Non Acknowledge\r
1006 #define AT91C_US_RIIC         ((unsigned int) 0x1 << 16) // (USART) Ring INdicator Input Change Flag\r
1007 #define AT91C_US_DSRIC        ((unsigned int) 0x1 << 17) // (USART) Data Set Ready Input Change Flag\r
1008 #define AT91C_US_DCDIC        ((unsigned int) 0x1 << 18) // (USART) Data Carrier Flag\r
1009 #define AT91C_US_CTSIC        ((unsigned int) 0x1 << 19) // (USART) Clear To Send Input Change Flag\r
1010 // -------- US_IDR : (USART Offset: 0xc) Debug Unit Interrupt Disable Register --------\r
1011 // -------- US_IMR : (USART Offset: 0x10) Debug Unit Interrupt Mask Register --------\r
1012 // -------- US_CSR : (USART Offset: 0x14) Debug Unit Channel Status Register --------\r
1013 #define AT91C_US_RI           ((unsigned int) 0x1 << 20) // (USART) Image of RI Input\r
1014 #define AT91C_US_DSR          ((unsigned int) 0x1 << 21) // (USART) Image of DSR Input\r
1015 #define AT91C_US_DCD          ((unsigned int) 0x1 << 22) // (USART) Image of DCD Input\r
1016 #define AT91C_US_CTS          ((unsigned int) 0x1 << 23) // (USART) Image of CTS Input\r
1017 \r
1018 // *****************************************************************************\r
1019 //              SOFTWARE API DEFINITION  FOR Two-wire Interface\r
1020 // *****************************************************************************\r
1021 typedef struct _AT91S_TWI {\r
1022         AT91_REG         TWI_CR;        // Control Register\r
1023         AT91_REG         TWI_MMR;       // Master Mode Register\r
1024         AT91_REG         Reserved0[1];  //\r
1025         AT91_REG         TWI_IADR;      // Internal Address Register\r
1026         AT91_REG         TWI_CWGR;      // Clock Waveform Generator Register\r
1027         AT91_REG         Reserved1[3];  //\r
1028         AT91_REG         TWI_SR;        // Status Register\r
1029         AT91_REG         TWI_IER;       // Interrupt Enable Register\r
1030         AT91_REG         TWI_IDR;       // Interrupt Disable Register\r
1031         AT91_REG         TWI_IMR;       // Interrupt Mask Register\r
1032         AT91_REG         TWI_RHR;       // Receive Holding Register\r
1033         AT91_REG         TWI_THR;       // Transmit Holding Register\r
1034 } AT91S_TWI, *AT91PS_TWI;\r
1035 \r
1036 // -------- TWI_CR : (TWI Offset: 0x0) TWI Control Register --------\r
1037 #define AT91C_TWI_START       ((unsigned int) 0x1 <<  0) // (TWI) Send a START Condition\r
1038 #define AT91C_TWI_STOP        ((unsigned int) 0x1 <<  1) // (TWI) Send a STOP Condition\r
1039 #define AT91C_TWI_MSEN        ((unsigned int) 0x1 <<  2) // (TWI) TWI Master Transfer Enabled\r
1040 #define AT91C_TWI_MSDIS       ((unsigned int) 0x1 <<  3) // (TWI) TWI Master Transfer Disabled\r
1041 #define AT91C_TWI_SWRST       ((unsigned int) 0x1 <<  7) // (TWI) Software Reset\r
1042 // -------- TWI_MMR : (TWI Offset: 0x4) TWI Master Mode Register --------\r
1043 #define AT91C_TWI_IADRSZ      ((unsigned int) 0x3 <<  8) // (TWI) Internal Device Address Size\r
1044 #define         AT91C_TWI_IADRSZ_NO                   ((unsigned int) 0x0 <<  8) // (TWI) No internal device address\r
1045 #define         AT91C_TWI_IADRSZ_1_BYTE               ((unsigned int) 0x1 <<  8) // (TWI) One-byte internal device address\r
1046 #define         AT91C_TWI_IADRSZ_2_BYTE               ((unsigned int) 0x2 <<  8) // (TWI) Two-byte internal device address\r
1047 #define         AT91C_TWI_IADRSZ_3_BYTE               ((unsigned int) 0x3 <<  8) // (TWI) Three-byte internal device address\r
1048 #define AT91C_TWI_MREAD       ((unsigned int) 0x1 << 12) // (TWI) Master Read Direction\r
1049 #define AT91C_TWI_DADR        ((unsigned int) 0x7F << 16) // (TWI) Device Address\r
1050 // -------- TWI_CWGR : (TWI Offset: 0x10) TWI Clock Waveform Generator Register --------\r
1051 #define AT91C_TWI_CLDIV       ((unsigned int) 0xFF <<  0) // (TWI) Clock Low Divider\r
1052 #define AT91C_TWI_CHDIV       ((unsigned int) 0xFF <<  8) // (TWI) Clock High Divider\r
1053 #define AT91C_TWI_CKDIV       ((unsigned int) 0x7 << 16) // (TWI) Clock Divider\r
1054 // -------- TWI_SR : (TWI Offset: 0x20) TWI Status Register --------\r
1055 #define AT91C_TWI_TXCOMP      ((unsigned int) 0x1 <<  0) // (TWI) Transmission Completed\r
1056 #define AT91C_TWI_RXRDY       ((unsigned int) 0x1 <<  1) // (TWI) Receive holding register ReaDY\r
1057 #define AT91C_TWI_TXRDY       ((unsigned int) 0x1 <<  2) // (TWI) Transmit holding register ReaDY\r
1058 #define AT91C_TWI_OVRE        ((unsigned int) 0x1 <<  6) // (TWI) Overrun Error\r
1059 #define AT91C_TWI_UNRE        ((unsigned int) 0x1 <<  7) // (TWI) Underrun Error\r
1060 #define AT91C_TWI_NACK        ((unsigned int) 0x1 <<  8) // (TWI) Not Acknowledged\r
1061 // -------- TWI_IER : (TWI Offset: 0x24) TWI Interrupt Enable Register --------\r
1062 // -------- TWI_IDR : (TWI Offset: 0x28) TWI Interrupt Disable Register --------\r
1063 // -------- TWI_IMR : (TWI Offset: 0x2c) TWI Interrupt Mask Register --------\r
1064 \r
1065 // *****************************************************************************\r
1066 //              SOFTWARE API DEFINITION  FOR Timer Counter Channel Interface\r
1067 // *****************************************************************************\r
1068 typedef struct _AT91S_TC {\r
1069         AT91_REG         TC_CCR;        // Channel Control Register\r
1070         AT91_REG         TC_CMR;        // Channel Mode Register (Capture Mode / Waveform Mode)\r
1071         AT91_REG         Reserved0[2];  //\r
1072         AT91_REG         TC_CV;         // Counter Value\r
1073         AT91_REG         TC_RA;         // Register A\r
1074         AT91_REG         TC_RB;         // Register B\r
1075         AT91_REG         TC_RC;         // Register C\r
1076         AT91_REG         TC_SR;         // Status Register\r
1077         AT91_REG         TC_IER;        // Interrupt Enable Register\r
1078         AT91_REG         TC_IDR;        // Interrupt Disable Register\r
1079         AT91_REG         TC_IMR;        // Interrupt Mask Register\r
1080 } AT91S_TC, *AT91PS_TC;\r
1081 \r
1082 // -------- TC_CCR : (TC Offset: 0x0) TC Channel Control Register --------\r
1083 #define AT91C_TC_CLKEN        ((unsigned int) 0x1 <<  0) // (TC) Counter Clock Enable Command\r
1084 #define AT91C_TC_CLKDIS       ((unsigned int) 0x1 <<  1) // (TC) Counter Clock Disable Command\r
1085 #define AT91C_TC_SWTRG        ((unsigned int) 0x1 <<  2) // (TC) Software Trigger Command\r
1086 // -------- TC_CMR : (TC Offset: 0x4) TC Channel Mode Register: Capture Mode / Waveform Mode --------\r
1087 #define AT91C_TC_CLKS         ((unsigned int) 0x7 <<  0) // (TC) Clock Selection\r
1088 #define         AT91C_TC_CLKS_TIMER_DIV1_CLOCK     ((unsigned int) 0x0) // (TC) Clock selected: TIMER_DIV1_CLOCK\r
1089 #define         AT91C_TC_CLKS_TIMER_DIV2_CLOCK     ((unsigned int) 0x1) // (TC) Clock selected: TIMER_DIV2_CLOCK\r
1090 #define         AT91C_TC_CLKS_TIMER_DIV3_CLOCK     ((unsigned int) 0x2) // (TC) Clock selected: TIMER_DIV3_CLOCK\r
1091 #define         AT91C_TC_CLKS_TIMER_DIV4_CLOCK     ((unsigned int) 0x3) // (TC) Clock selected: TIMER_DIV4_CLOCK\r
1092 #define         AT91C_TC_CLKS_TIMER_DIV5_CLOCK     ((unsigned int) 0x4) // (TC) Clock selected: TIMER_DIV5_CLOCK\r
1093 #define         AT91C_TC_CLKS_XC0                  ((unsigned int) 0x5) // (TC) Clock selected: XC0\r
1094 #define         AT91C_TC_CLKS_XC1                  ((unsigned int) 0x6) // (TC) Clock selected: XC1\r
1095 #define         AT91C_TC_CLKS_XC2                  ((unsigned int) 0x7) // (TC) Clock selected: XC2\r
1096 #define AT91C_TC_CLKI         ((unsigned int) 0x1 <<  3) // (TC) Clock Invert\r
1097 #define AT91C_TC_BURST        ((unsigned int) 0x3 <<  4) // (TC) Burst Signal Selection\r
1098 #define         AT91C_TC_BURST_NONE                 ((unsigned int) 0x0 <<  4) // (TC) The clock is not gated by an external signal\r
1099 #define         AT91C_TC_BURST_XC0                  ((unsigned int) 0x1 <<  4) // (TC) XC0 is ANDed with the selected clock\r
1100 #define         AT91C_TC_BURST_XC1                  ((unsigned int) 0x2 <<  4) // (TC) XC1 is ANDed with the selected clock\r
1101 #define         AT91C_TC_BURST_XC2                  ((unsigned int) 0x3 <<  4) // (TC) XC2 is ANDed with the selected clock\r
1102 #define AT91C_TC_CPCSTOP      ((unsigned int) 0x1 <<  6) // (TC) Counter Clock Stopped with RC Compare\r
1103 #define AT91C_TC_LDBSTOP      ((unsigned int) 0x1 <<  6) // (TC) Counter Clock Stopped with RB Loading\r
1104 #define AT91C_TC_CPCDIS       ((unsigned int) 0x1 <<  7) // (TC) Counter Clock Disable with RC Compare\r
1105 #define AT91C_TC_LDBDIS       ((unsigned int) 0x1 <<  7) // (TC) Counter Clock Disabled with RB Loading\r
1106 #define AT91C_TC_ETRGEDG      ((unsigned int) 0x3 <<  8) // (TC) External Trigger Edge Selection\r
1107 #define         AT91C_TC_ETRGEDG_NONE                 ((unsigned int) 0x0 <<  8) // (TC) Edge: None\r
1108 #define         AT91C_TC_ETRGEDG_RISING               ((unsigned int) 0x1 <<  8) // (TC) Edge: rising edge\r
1109 #define         AT91C_TC_ETRGEDG_FALLING              ((unsigned int) 0x2 <<  8) // (TC) Edge: falling edge\r
1110 #define         AT91C_TC_ETRGEDG_BOTH                 ((unsigned int) 0x3 <<  8) // (TC) Edge: each edge\r
1111 #define AT91C_TC_EEVTEDG      ((unsigned int) 0x3 <<  8) // (TC) External Event Edge Selection\r
1112 #define         AT91C_TC_EEVTEDG_NONE                 ((unsigned int) 0x0 <<  8) // (TC) Edge: None\r
1113 #define         AT91C_TC_EEVTEDG_RISING               ((unsigned int) 0x1 <<  8) // (TC) Edge: rising edge\r
1114 #define         AT91C_TC_EEVTEDG_FALLING              ((unsigned int) 0x2 <<  8) // (TC) Edge: falling edge\r
1115 #define         AT91C_TC_EEVTEDG_BOTH                 ((unsigned int) 0x3 <<  8) // (TC) Edge: each edge\r
1116 #define AT91C_TC_EEVT         ((unsigned int) 0x3 << 10) // (TC) External Event  Selection\r
1117 #define         AT91C_TC_EEVT_TIOB                 ((unsigned int) 0x0 << 10) // (TC) Signal selected as external event: TIOB TIOB direction: input\r
1118 #define         AT91C_TC_EEVT_XC0                  ((unsigned int) 0x1 << 10) // (TC) Signal selected as external event: XC0 TIOB direction: output\r
1119 #define         AT91C_TC_EEVT_XC1                  ((unsigned int) 0x2 << 10) // (TC) Signal selected as external event: XC1 TIOB direction: output\r
1120 #define         AT91C_TC_EEVT_XC2                  ((unsigned int) 0x3 << 10) // (TC) Signal selected as external event: XC2 TIOB direction: output\r
1121 #define AT91C_TC_ABETRG       ((unsigned int) 0x1 << 10) // (TC) TIOA or TIOB External Trigger Selection\r
1122 #define AT91C_TC_ENETRG       ((unsigned int) 0x1 << 12) // (TC) External Event Trigger enable\r
1123 #define AT91C_TC_WAVESEL      ((unsigned int) 0x3 << 13) // (TC) Waveform  Selection\r
1124 #define         AT91C_TC_WAVESEL_UP                   ((unsigned int) 0x0 << 13) // (TC) UP mode without atomatic trigger on RC Compare\r
1125 #define         AT91C_TC_WAVESEL_UPDOWN               ((unsigned int) 0x1 << 13) // (TC) UPDOWN mode without automatic trigger on RC Compare\r
1126 #define         AT91C_TC_WAVESEL_UP_AUTO              ((unsigned int) 0x2 << 13) // (TC) UP mode with automatic trigger on RC Compare\r
1127 #define         AT91C_TC_WAVESEL_UPDOWN_AUTO          ((unsigned int) 0x3 << 13) // (TC) UPDOWN mode with automatic trigger on RC Compare\r
1128 #define AT91C_TC_CPCTRG       ((unsigned int) 0x1 << 14) // (TC) RC Compare Trigger Enable\r
1129 #define AT91C_TC_WAVE         ((unsigned int) 0x1 << 15) // (TC)\r
1130 #define AT91C_TC_ACPA         ((unsigned int) 0x3 << 16) // (TC) RA Compare Effect on TIOA\r
1131 #define         AT91C_TC_ACPA_NONE                 ((unsigned int) 0x0 << 16) // (TC) Effect: none\r
1132 #define         AT91C_TC_ACPA_SET                  ((unsigned int) 0x1 << 16) // (TC) Effect: set\r
1133 #define         AT91C_TC_ACPA_CLEAR                ((unsigned int) 0x2 << 16) // (TC) Effect: clear\r
1134 #define         AT91C_TC_ACPA_TOGGLE               ((unsigned int) 0x3 << 16) // (TC) Effect: toggle\r
1135 #define AT91C_TC_LDRA         ((unsigned int) 0x3 << 16) // (TC) RA Loading Selection\r
1136 #define         AT91C_TC_LDRA_NONE                 ((unsigned int) 0x0 << 16) // (TC) Edge: None\r
1137 #define         AT91C_TC_LDRA_RISING               ((unsigned int) 0x1 << 16) // (TC) Edge: rising edge of TIOA\r
1138 #define         AT91C_TC_LDRA_FALLING              ((unsigned int) 0x2 << 16) // (TC) Edge: falling edge of TIOA\r
1139 #define         AT91C_TC_LDRA_BOTH                 ((unsigned int) 0x3 << 16) // (TC) Edge: each edge of TIOA\r
1140 #define AT91C_TC_ACPC         ((unsigned int) 0x3 << 18) // (TC) RC Compare Effect on TIOA\r
1141 #define         AT91C_TC_ACPC_NONE                 ((unsigned int) 0x0 << 18) // (TC) Effect: none\r
1142 #define         AT91C_TC_ACPC_SET                  ((unsigned int) 0x1 << 18) // (TC) Effect: set\r
1143 #define         AT91C_TC_ACPC_CLEAR                ((unsigned int) 0x2 << 18) // (TC) Effect: clear\r
1144 #define         AT91C_TC_ACPC_TOGGLE               ((unsigned int) 0x3 << 18) // (TC) Effect: toggle\r
1145 #define AT91C_TC_LDRB         ((unsigned int) 0x3 << 18) // (TC) RB Loading Selection\r
1146 #define         AT91C_TC_LDRB_NONE                 ((unsigned int) 0x0 << 18) // (TC) Edge: None\r
1147 #define         AT91C_TC_LDRB_RISING               ((unsigned int) 0x1 << 18) // (TC) Edge: rising edge of TIOA\r
1148 #define         AT91C_TC_LDRB_FALLING              ((unsigned int) 0x2 << 18) // (TC) Edge: falling edge of TIOA\r
1149 #define         AT91C_TC_LDRB_BOTH                 ((unsigned int) 0x3 << 18) // (TC) Edge: each edge of TIOA\r
1150 #define AT91C_TC_AEEVT        ((unsigned int) 0x3 << 20) // (TC) External Event Effect on TIOA\r
1151 #define         AT91C_TC_AEEVT_NONE                 ((unsigned int) 0x0 << 20) // (TC) Effect: none\r
1152 #define         AT91C_TC_AEEVT_SET                  ((unsigned int) 0x1 << 20) // (TC) Effect: set\r
1153 #define         AT91C_TC_AEEVT_CLEAR                ((unsigned int) 0x2 << 20) // (TC) Effect: clear\r
1154 #define         AT91C_TC_AEEVT_TOGGLE               ((unsigned int) 0x3 << 20) // (TC) Effect: toggle\r
1155 #define AT91C_TC_ASWTRG       ((unsigned int) 0x3 << 22) // (TC) Software Trigger Effect on TIOA\r
1156 #define         AT91C_TC_ASWTRG_NONE                 ((unsigned int) 0x0 << 22) // (TC) Effect: none\r
1157 #define         AT91C_TC_ASWTRG_SET                  ((unsigned int) 0x1 << 22) // (TC) Effect: set\r
1158 #define         AT91C_TC_ASWTRG_CLEAR                ((unsigned int) 0x2 << 22) // (TC) Effect: clear\r
1159 #define         AT91C_TC_ASWTRG_TOGGLE               ((unsigned int) 0x3 << 22) // (TC) Effect: toggle\r
1160 #define AT91C_TC_BCPB         ((unsigned int) 0x3 << 24) // (TC) RB Compare Effect on TIOB\r
1161 #define         AT91C_TC_BCPB_NONE                 ((unsigned int) 0x0 << 24) // (TC) Effect: none\r
1162 #define         AT91C_TC_BCPB_SET                  ((unsigned int) 0x1 << 24) // (TC) Effect: set\r
1163 #define         AT91C_TC_BCPB_CLEAR                ((unsigned int) 0x2 << 24) // (TC) Effect: clear\r
1164 #define         AT91C_TC_BCPB_TOGGLE               ((unsigned int) 0x3 << 24) // (TC) Effect: toggle\r
1165 #define AT91C_TC_BCPC         ((unsigned int) 0x3 << 26) // (TC) RC Compare Effect on TIOB\r
1166 #define         AT91C_TC_BCPC_NONE                 ((unsigned int) 0x0 << 26) // (TC) Effect: none\r
1167 #define         AT91C_TC_BCPC_SET                  ((unsigned int) 0x1 << 26) // (TC) Effect: set\r
1168 #define         AT91C_TC_BCPC_CLEAR                ((unsigned int) 0x2 << 26) // (TC) Effect: clear\r
1169 #define         AT91C_TC_BCPC_TOGGLE               ((unsigned int) 0x3 << 26) // (TC) Effect: toggle\r
1170 #define AT91C_TC_BEEVT        ((unsigned int) 0x3 << 28) // (TC) External Event Effect on TIOB\r
1171 #define         AT91C_TC_BEEVT_NONE                 ((unsigned int) 0x0 << 28) // (TC) Effect: none\r
1172 #define         AT91C_TC_BEEVT_SET                  ((unsigned int) 0x1 << 28) // (TC) Effect: set\r
1173 #define         AT91C_TC_BEEVT_CLEAR                ((unsigned int) 0x2 << 28) // (TC) Effect: clear\r
1174 #define         AT91C_TC_BEEVT_TOGGLE               ((unsigned int) 0x3 << 28) // (TC) Effect: toggle\r
1175 #define AT91C_TC_BSWTRG       ((unsigned int) 0x3 << 30) // (TC) Software Trigger Effect on TIOB\r
1176 #define         AT91C_TC_BSWTRG_NONE                 ((unsigned int) 0x0 << 30) // (TC) Effect: none\r
1177 #define         AT91C_TC_BSWTRG_SET                  ((unsigned int) 0x1 << 30) // (TC) Effect: set\r
1178 #define         AT91C_TC_BSWTRG_CLEAR                ((unsigned int) 0x2 << 30) // (TC) Effect: clear\r
1179 #define         AT91C_TC_BSWTRG_TOGGLE               ((unsigned int) 0x3 << 30) // (TC) Effect: toggle\r
1180 // -------- TC_SR : (TC Offset: 0x20) TC Channel Status Register --------\r
1181 #define AT91C_TC_COVFS        ((unsigned int) 0x1 <<  0) // (TC) Counter Overflow\r
1182 #define AT91C_TC_LOVRS        ((unsigned int) 0x1 <<  1) // (TC) Load Overrun\r
1183 #define AT91C_TC_CPAS         ((unsigned int) 0x1 <<  2) // (TC) RA Compare\r
1184 #define AT91C_TC_CPBS         ((unsigned int) 0x1 <<  3) // (TC) RB Compare\r
1185 #define AT91C_TC_CPCS         ((unsigned int) 0x1 <<  4) // (TC) RC Compare\r
1186 #define AT91C_TC_LDRAS        ((unsigned int) 0x1 <<  5) // (TC) RA Loading\r
1187 #define AT91C_TC_LDRBS        ((unsigned int) 0x1 <<  6) // (TC) RB Loading\r
1188 #define AT91C_TC_ETRGS        ((unsigned int) 0x1 <<  7) // (TC) External Trigger\r
1189 #define AT91C_TC_CLKSTA       ((unsigned int) 0x1 << 16) // (TC) Clock Enabling\r
1190 #define AT91C_TC_MTIOA        ((unsigned int) 0x1 << 17) // (TC) TIOA Mirror\r
1191 #define AT91C_TC_MTIOB        ((unsigned int) 0x1 << 18) // (TC) TIOA Mirror\r
1192 // -------- TC_IER : (TC Offset: 0x24) TC Channel Interrupt Enable Register --------\r
1193 // -------- TC_IDR : (TC Offset: 0x28) TC Channel Interrupt Disable Register --------\r
1194 // -------- TC_IMR : (TC Offset: 0x2c) TC Channel Interrupt Mask Register --------\r
1195 \r
1196 // *****************************************************************************\r
1197 //              SOFTWARE API DEFINITION  FOR Timer Counter Interface\r
1198 // *****************************************************************************\r
1199 typedef struct _AT91S_TCB {\r
1200         AT91S_TC         TCB_TC0;       // TC Channel 0\r
1201         AT91_REG         Reserved0[4];  //\r
1202         AT91S_TC         TCB_TC1;       // TC Channel 1\r
1203         AT91_REG         Reserved1[4];  //\r
1204         AT91S_TC         TCB_TC2;       // TC Channel 2\r
1205         AT91_REG         Reserved2[4];  //\r
1206         AT91_REG         TCB_BCR;       // TC Block Control Register\r
1207         AT91_REG         TCB_BMR;       // TC Block Mode Register\r
1208 } AT91S_TCB, *AT91PS_TCB;\r
1209 \r
1210 // -------- TCB_BCR : (TCB Offset: 0xc0) TC Block Control Register --------\r
1211 #define AT91C_TCB_SYNC        ((unsigned int) 0x1 <<  0) // (TCB) Synchro Command\r
1212 // -------- TCB_BMR : (TCB Offset: 0xc4) TC Block Mode Register --------\r
1213 #define AT91C_TCB_TC0XC0S     ((unsigned int) 0x3 <<  0) // (TCB) External Clock Signal 0 Selection\r
1214 #define         AT91C_TCB_TC0XC0S_TCLK0                ((unsigned int) 0x0) // (TCB) TCLK0 connected to XC0\r
1215 #define         AT91C_TCB_TC0XC0S_NONE                 ((unsigned int) 0x1) // (TCB) None signal connected to XC0\r
1216 #define         AT91C_TCB_TC0XC0S_TIOA1                ((unsigned int) 0x2) // (TCB) TIOA1 connected to XC0\r
1217 #define         AT91C_TCB_TC0XC0S_TIOA2                ((unsigned int) 0x3) // (TCB) TIOA2 connected to XC0\r
1218 #define AT91C_TCB_TC1XC1S     ((unsigned int) 0x3 <<  2) // (TCB) External Clock Signal 1 Selection\r
1219 #define         AT91C_TCB_TC1XC1S_TCLK1                ((unsigned int) 0x0 <<  2) // (TCB) TCLK1 connected to XC1\r
1220 #define         AT91C_TCB_TC1XC1S_NONE                 ((unsigned int) 0x1 <<  2) // (TCB) None signal connected to XC1\r
1221 #define         AT91C_TCB_TC1XC1S_TIOA0                ((unsigned int) 0x2 <<  2) // (TCB) TIOA0 connected to XC1\r
1222 #define         AT91C_TCB_TC1XC1S_TIOA2                ((unsigned int) 0x3 <<  2) // (TCB) TIOA2 connected to XC1\r
1223 #define AT91C_TCB_TC2XC2S     ((unsigned int) 0x3 <<  4) // (TCB) External Clock Signal 2 Selection\r
1224 #define         AT91C_TCB_TC2XC2S_TCLK2                ((unsigned int) 0x0 <<  4) // (TCB) TCLK2 connected to XC2\r
1225 #define         AT91C_TCB_TC2XC2S_NONE                 ((unsigned int) 0x1 <<  4) // (TCB) None signal connected to XC2\r
1226 #define         AT91C_TCB_TC2XC2S_TIOA0                ((unsigned int) 0x2 <<  4) // (TCB) TIOA0 connected to XC2\r
1227 #define         AT91C_TCB_TC2XC2S_TIOA1                ((unsigned int) 0x3 <<  4) // (TCB) TIOA2 connected to XC2\r
1228 \r
1229 // *****************************************************************************\r
1230 //              SOFTWARE API DEFINITION  FOR PWMC Channel Interface\r
1231 // *****************************************************************************\r
1232 typedef struct _AT91S_PWMC_CH {\r
1233         AT91_REG         PWMC_CMR;      // Channel Mode Register\r
1234         AT91_REG         PWMC_CDTYR;    // Channel Duty Cycle Register\r
1235         AT91_REG         PWMC_CPRDR;    // Channel Period Register\r
1236         AT91_REG         PWMC_CCNTR;    // Channel Counter Register\r
1237         AT91_REG         PWMC_CUPDR;    // Channel Update Register\r
1238         AT91_REG         PWMC_Reserved[3];      // Reserved\r
1239 } AT91S_PWMC_CH, *AT91PS_PWMC_CH;\r
1240 \r
1241 // -------- PWMC_CMR : (PWMC_CH Offset: 0x0) PWMC Channel Mode Register --------\r
1242 #define AT91C_PWMC_CPRE       ((unsigned int) 0xF <<  0) // (PWMC_CH) Channel Pre-scaler : PWMC_CLKx\r
1243 #define         AT91C_PWMC_CPRE_MCK                  ((unsigned int) 0x0) // (PWMC_CH)\r
1244 #define         AT91C_PWMC_CPRE_MCKA                 ((unsigned int) 0xB) // (PWMC_CH)\r
1245 #define         AT91C_PWMC_CPRE_MCKB                 ((unsigned int) 0xC) // (PWMC_CH)\r
1246 #define AT91C_PWMC_CALG       ((unsigned int) 0x1 <<  8) // (PWMC_CH) Channel Alignment\r
1247 #define AT91C_PWMC_CPOL       ((unsigned int) 0x1 <<  9) // (PWMC_CH) Channel Polarity\r
1248 #define AT91C_PWMC_CPD        ((unsigned int) 0x1 << 10) // (PWMC_CH) Channel Update Period\r
1249 // -------- PWMC_CDTYR : (PWMC_CH Offset: 0x4) PWMC Channel Duty Cycle Register --------\r
1250 #define AT91C_PWMC_CDTY       ((unsigned int) 0x0 <<  0) // (PWMC_CH) Channel Duty Cycle\r
1251 // -------- PWMC_CPRDR : (PWMC_CH Offset: 0x8) PWMC Channel Period Register --------\r
1252 #define AT91C_PWMC_CPRD       ((unsigned int) 0x0 <<  0) // (PWMC_CH) Channel Period\r
1253 // -------- PWMC_CCNTR : (PWMC_CH Offset: 0xc) PWMC Channel Counter Register --------\r
1254 #define AT91C_PWMC_CCNT       ((unsigned int) 0x0 <<  0) // (PWMC_CH) Channel Counter\r
1255 // -------- PWMC_CUPDR : (PWMC_CH Offset: 0x10) PWMC Channel Update Register --------\r
1256 #define AT91C_PWMC_CUPD       ((unsigned int) 0x0 <<  0) // (PWMC_CH) Channel Update\r
1257 \r
1258 // *****************************************************************************\r
1259 //              SOFTWARE API DEFINITION  FOR Pulse Width Modulation Controller Interface\r
1260 // *****************************************************************************\r
1261 typedef struct _AT91S_PWMC {\r
1262         AT91_REG         PWMC_MR;       // PWMC Mode Register\r
1263         AT91_REG         PWMC_ENA;      // PWMC Enable Register\r
1264         AT91_REG         PWMC_DIS;      // PWMC Disable Register\r
1265         AT91_REG         PWMC_SR;       // PWMC Status Register\r
1266         AT91_REG         PWMC_IER;      // PWMC Interrupt Enable Register\r
1267         AT91_REG         PWMC_IDR;      // PWMC Interrupt Disable Register\r
1268         AT91_REG         PWMC_IMR;      // PWMC Interrupt Mask Register\r
1269         AT91_REG         PWMC_ISR;      // PWMC Interrupt Status Register\r
1270         AT91_REG         Reserved0[55];         //\r
1271         AT91_REG         PWMC_VR;       // PWMC Version Register\r
1272         AT91_REG         Reserved1[64];         //\r
1273         AT91S_PWMC_CH    PWMC_CH[32];   // PWMC Channel 0\r
1274 } AT91S_PWMC, *AT91PS_PWMC;\r
1275 \r
1276 // -------- PWMC_MR : (PWMC Offset: 0x0) PWMC Mode Register --------\r
1277 #define AT91C_PWMC_DIVA       ((unsigned int) 0xFF <<  0) // (PWMC) CLKA divide factor.\r
1278 #define AT91C_PWMC_PREA       ((unsigned int) 0xF <<  8) // (PWMC) Divider Input Clock Prescaler A\r
1279 #define         AT91C_PWMC_PREA_MCK                  ((unsigned int) 0x0 <<  8) // (PWMC)\r
1280 #define AT91C_PWMC_DIVB       ((unsigned int) 0xFF << 16) // (PWMC) CLKB divide factor.\r
1281 #define AT91C_PWMC_PREB       ((unsigned int) 0xF << 24) // (PWMC) Divider Input Clock Prescaler B\r
1282 #define         AT91C_PWMC_PREB_MCK                  ((unsigned int) 0x0 << 24) // (PWMC)\r
1283 // -------- PWMC_ENA : (PWMC Offset: 0x4) PWMC Enable Register --------\r
1284 #define AT91C_PWMC_CHID0      ((unsigned int) 0x1 <<  0) // (PWMC) Channel ID 0\r
1285 #define AT91C_PWMC_CHID1      ((unsigned int) 0x1 <<  1) // (PWMC) Channel ID 1\r
1286 #define AT91C_PWMC_CHID2      ((unsigned int) 0x1 <<  2) // (PWMC) Channel ID 2\r
1287 #define AT91C_PWMC_CHID3      ((unsigned int) 0x1 <<  3) // (PWMC) Channel ID 3\r
1288 #define AT91C_PWMC_CHID4      ((unsigned int) 0x1 <<  4) // (PWMC) Channel ID 4\r
1289 #define AT91C_PWMC_CHID5      ((unsigned int) 0x1 <<  5) // (PWMC) Channel ID 5\r
1290 #define AT91C_PWMC_CHID6      ((unsigned int) 0x1 <<  6) // (PWMC) Channel ID 6\r
1291 #define AT91C_PWMC_CHID7      ((unsigned int) 0x1 <<  7) // (PWMC) Channel ID 7\r
1292 // -------- PWMC_DIS : (PWMC Offset: 0x8) PWMC Disable Register --------\r
1293 // -------- PWMC_SR : (PWMC Offset: 0xc) PWMC Status Register --------\r
1294 // -------- PWMC_IER : (PWMC Offset: 0x10) PWMC Interrupt Enable Register --------\r
1295 // -------- PWMC_IDR : (PWMC Offset: 0x14) PWMC Interrupt Disable Register --------\r
1296 // -------- PWMC_IMR : (PWMC Offset: 0x18) PWMC Interrupt Mask Register --------\r
1297 // -------- PWMC_ISR : (PWMC Offset: 0x1c) PWMC Interrupt Status Register --------\r
1298 \r
1299 // *****************************************************************************\r
1300 //              SOFTWARE API DEFINITION  FOR USB Device Interface\r
1301 // *****************************************************************************\r
1302 typedef struct _AT91S_UDP {\r
1303         AT91_REG         UDP_NUM;       // Frame Number Register\r
1304         AT91_REG         UDP_GLBSTATE;  // Global State Register\r
1305         AT91_REG         UDP_FADDR;     // Function Address Register\r
1306         AT91_REG         Reserved0[1];  //\r
1307         AT91_REG         UDP_IER;       // Interrupt Enable Register\r
1308         AT91_REG         UDP_IDR;       // Interrupt Disable Register\r
1309         AT91_REG         UDP_IMR;       // Interrupt Mask Register\r
1310         AT91_REG         UDP_ISR;       // Interrupt Status Register\r
1311         AT91_REG         UDP_ICR;       // Interrupt Clear Register\r
1312         AT91_REG         Reserved1[1];  //\r
1313         AT91_REG         UDP_RSTEP;     // Reset Endpoint Register\r
1314         AT91_REG         Reserved2[1];  //\r
1315         AT91_REG         UDP_CSR[8];    // Endpoint Control and Status Register\r
1316         AT91_REG         UDP_FDR[8];    // Endpoint FIFO Data Register\r
1317         AT91_REG         Reserved3[1];  //\r
1318         AT91_REG         UDP_TXVC;      // Transceiver Control Register\r
1319 } AT91S_UDP, *AT91PS_UDP;\r
1320 \r
1321 // -------- UDP_FRM_NUM : (UDP Offset: 0x0) USB Frame Number Register --------\r
1322 #define AT91C_UDP_FRM_NUM     ((unsigned int) 0x7FF <<  0) // (UDP) Frame Number as Defined in the Packet Field Formats\r
1323 #define AT91C_UDP_FRM_ERR     ((unsigned int) 0x1 << 16) // (UDP) Frame Error\r
1324 #define AT91C_UDP_FRM_OK      ((unsigned int) 0x1 << 17) // (UDP) Frame OK\r
1325 // -------- UDP_GLB_STATE : (UDP Offset: 0x4) USB Global State Register --------\r
1326 #define AT91C_UDP_FADDEN      ((unsigned int) 0x1 <<  0) // (UDP) Function Address Enable\r
1327 #define AT91C_UDP_CONFG       ((unsigned int) 0x1 <<  1) // (UDP) Configured\r
1328 #define AT91C_UDP_ESR         ((unsigned int) 0x1 <<  2) // (UDP) Enable Send Resume\r
1329 #define AT91C_UDP_RSMINPR     ((unsigned int) 0x1 <<  3) // (UDP) A Resume Has Been Sent to the Host\r
1330 #define AT91C_UDP_RMWUPE      ((unsigned int) 0x1 <<  4) // (UDP) Remote Wake Up Enable\r
1331 // -------- UDP_FADDR : (UDP Offset: 0x8) USB Function Address Register --------\r
1332 #define AT91C_UDP_FADD        ((unsigned int) 0xFF <<  0) // (UDP) Function Address Value\r
1333 #define AT91C_UDP_FEN         ((unsigned int) 0x1 <<  8) // (UDP) Function Enable\r
1334 // -------- UDP_IER : (UDP Offset: 0x10) USB Interrupt Enable Register --------\r
1335 #define AT91C_UDP_EPINT0      ((unsigned int) 0x1 <<  0) // (UDP) Endpoint 0 Interrupt\r
1336 #define AT91C_UDP_EPINT1      ((unsigned int) 0x1 <<  1) // (UDP) Endpoint 0 Interrupt\r
1337 #define AT91C_UDP_EPINT2      ((unsigned int) 0x1 <<  2) // (UDP) Endpoint 2 Interrupt\r
1338 #define AT91C_UDP_EPINT3      ((unsigned int) 0x1 <<  3) // (UDP) Endpoint 3 Interrupt\r
1339 #define AT91C_UDP_EPINT4      ((unsigned int) 0x1 <<  4) // (UDP) Endpoint 4 Interrupt\r
1340 #define AT91C_UDP_EPINT5      ((unsigned int) 0x1 <<  5) // (UDP) Endpoint 5 Interrupt\r
1341 #define AT91C_UDP_EPINT6      ((unsigned int) 0x1 <<  6) // (UDP) Endpoint 6 Interrupt\r
1342 #define AT91C_UDP_EPINT7      ((unsigned int) 0x1 <<  7) // (UDP) Endpoint 7 Interrupt\r
1343 #define AT91C_UDP_RXSUSP      ((unsigned int) 0x1 <<  8) // (UDP) USB Suspend Interrupt\r
1344 #define AT91C_UDP_RXRSM       ((unsigned int) 0x1 <<  9) // (UDP) USB Resume Interrupt\r
1345 #define AT91C_UDP_EXTRSM      ((unsigned int) 0x1 << 10) // (UDP) USB External Resume Interrupt\r
1346 #define AT91C_UDP_SOFINT      ((unsigned int) 0x1 << 11) // (UDP) USB Start Of frame Interrupt\r
1347 #define AT91C_UDP_WAKEUP      ((unsigned int) 0x1 << 13) // (UDP) USB Resume Interrupt\r
1348 // -------- UDP_IDR : (UDP Offset: 0x14) USB Interrupt Disable Register --------\r
1349 // -------- UDP_IMR : (UDP Offset: 0x18) USB Interrupt Mask Register --------\r
1350 // -------- UDP_ISR : (UDP Offset: 0x1c) USB Interrupt Status Register --------\r
1351 #define AT91C_UDP_ENDBUSRES   ((unsigned int) 0x1 << 12) // (UDP) USB End Of Bus Reset Interrupt\r
1352 // -------- UDP_ICR : (UDP Offset: 0x20) USB Interrupt Clear Register --------\r
1353 // -------- UDP_RST_EP : (UDP Offset: 0x28) USB Reset Endpoint Register --------\r
1354 #define AT91C_UDP_EP0         ((unsigned int) 0x1 <<  0) // (UDP) Reset Endpoint 0\r
1355 #define AT91C_UDP_EP1         ((unsigned int) 0x1 <<  1) // (UDP) Reset Endpoint 1\r
1356 #define AT91C_UDP_EP2         ((unsigned int) 0x1 <<  2) // (UDP) Reset Endpoint 2\r
1357 #define AT91C_UDP_EP3         ((unsigned int) 0x1 <<  3) // (UDP) Reset Endpoint 3\r
1358 #define AT91C_UDP_EP4         ((unsigned int) 0x1 <<  4) // (UDP) Reset Endpoint 4\r
1359 #define AT91C_UDP_EP5         ((unsigned int) 0x1 <<  5) // (UDP) Reset Endpoint 5\r
1360 #define AT91C_UDP_EP6         ((unsigned int) 0x1 <<  6) // (UDP) Reset Endpoint 6\r
1361 #define AT91C_UDP_EP7         ((unsigned int) 0x1 <<  7) // (UDP) Reset Endpoint 7\r
1362 // -------- UDP_CSR : (UDP Offset: 0x30) USB Endpoint Control and Status Register --------\r
1363 #define AT91C_UDP_TXCOMP      ((unsigned int) 0x1 <<  0) // (UDP) Generates an IN packet with data previously written in the DPR\r
1364 #define AT91C_UDP_RX_DATA_BK0 ((unsigned int) 0x1 <<  1) // (UDP) Receive Data Bank 0\r
1365 #define AT91C_UDP_RXSETUP     ((unsigned int) 0x1 <<  2) // (UDP) Sends STALL to the Host (Control endpoints)\r
1366 #define AT91C_UDP_ISOERROR    ((unsigned int) 0x1 <<  3) // (UDP) Isochronous error (Isochronous endpoints)\r
1367 #define AT91C_UDP_TXPKTRDY    ((unsigned int) 0x1 <<  4) // (UDP) Transmit Packet Ready\r
1368 #define AT91C_UDP_FORCESTALL  ((unsigned int) 0x1 <<  5) // (UDP) Force Stall (used by Control, Bulk and Isochronous endpoints).\r
1369 #define AT91C_UDP_RX_DATA_BK1 ((unsigned int) 0x1 <<  6) // (UDP) Receive Data Bank 1 (only used by endpoints with ping-pong attributes).\r
1370 #define AT91C_UDP_DIR         ((unsigned int) 0x1 <<  7) // (UDP) Transfer Direction\r
1371 #define AT91C_UDP_EPTYPE      ((unsigned int) 0x7 <<  8) // (UDP) Endpoint type\r
1372 #define         AT91C_UDP_EPTYPE_CTRL                 ((unsigned int) 0x0 <<  8) // (UDP) Control\r
1373 #define         AT91C_UDP_EPTYPE_ISO_OUT              ((unsigned int) 0x1 <<  8) // (UDP) Isochronous OUT\r
1374 #define         AT91C_UDP_EPTYPE_BULK_OUT             ((unsigned int) 0x2 <<  8) // (UDP) Bulk OUT\r
1375 #define         AT91C_UDP_EPTYPE_INT_OUT              ((unsigned int) 0x3 <<  8) // (UDP) Interrupt OUT\r
1376 #define         AT91C_UDP_EPTYPE_ISO_IN               ((unsigned int) 0x5 <<  8) // (UDP) Isochronous IN\r
1377 #define         AT91C_UDP_EPTYPE_BULK_IN              ((unsigned int) 0x6 <<  8) // (UDP) Bulk IN\r
1378 #define         AT91C_UDP_EPTYPE_INT_IN               ((unsigned int) 0x7 <<  8) // (UDP) Interrupt IN\r
1379 #define AT91C_UDP_DTGLE       ((unsigned int) 0x1 << 11) // (UDP) Data Toggle\r
1380 #define AT91C_UDP_EPEDS       ((unsigned int) 0x1 << 15) // (UDP) Endpoint Enable Disable\r
1381 #define AT91C_UDP_RXBYTECNT   ((unsigned int) 0x7FF << 16) // (UDP) Number Of Bytes Available in the FIFO\r
1382 // -------- UDP_TXVC : (UDP Offset: 0x74) Transceiver Control Register --------\r
1383 #define AT91C_UDP_TXVDIS      ((unsigned int) 0x1 <<  8) // (UDP)\r
1384 #define AT91C_UDP_PUON        ((unsigned int) 0x1 <<  9) // (UDP) Pull-up ON\r
1385 \r
1386 // *****************************************************************************\r
1387 //               REGISTER ADDRESS DEFINITION FOR AT91SAM7S256\r
1388 // *****************************************************************************\r
1389 // ========== Register definition for SYS peripheral ==========\r
1390 // ========== Register definition for AIC peripheral ==========\r
1391 #define AT91C_AIC_IVR   ((AT91_REG *)   0xFFFFF100) // (AIC) IRQ Vector Register\r
1392 #define AT91C_AIC_SMR   ((AT91_REG *)   0xFFFFF000) // (AIC) Source Mode Register\r
1393 #define AT91C_AIC_FVR   ((AT91_REG *)   0xFFFFF104) // (AIC) FIQ Vector Register\r
1394 #define AT91C_AIC_DCR   ((AT91_REG *)   0xFFFFF138) // (AIC) Debug Control Register (Protect)\r
1395 #define AT91C_AIC_EOICR ((AT91_REG *)   0xFFFFF130) // (AIC) End of Interrupt Command Register\r
1396 #define AT91C_AIC_SVR   ((AT91_REG *)   0xFFFFF080) // (AIC) Source Vector Register\r
1397 #define AT91C_AIC_FFSR  ((AT91_REG *)   0xFFFFF148) // (AIC) Fast Forcing Status Register\r
1398 #define AT91C_AIC_ICCR  ((AT91_REG *)   0xFFFFF128) // (AIC) Interrupt Clear Command Register\r
1399 #define AT91C_AIC_ISR   ((AT91_REG *)   0xFFFFF108) // (AIC) Interrupt Status Register\r
1400 #define AT91C_AIC_IMR   ((AT91_REG *)   0xFFFFF110) // (AIC) Interrupt Mask Register\r
1401 #define AT91C_AIC_IPR   ((AT91_REG *)   0xFFFFF10C) // (AIC) Interrupt Pending Register\r
1402 #define AT91C_AIC_FFER  ((AT91_REG *)   0xFFFFF140) // (AIC) Fast Forcing Enable Register\r
1403 #define AT91C_AIC_IECR  ((AT91_REG *)   0xFFFFF120) // (AIC) Interrupt Enable Command Register\r
1404 #define AT91C_AIC_ISCR  ((AT91_REG *)   0xFFFFF12C) // (AIC) Interrupt Set Command Register\r
1405 #define AT91C_AIC_FFDR  ((AT91_REG *)   0xFFFFF144) // (AIC) Fast Forcing Disable Register\r
1406 #define AT91C_AIC_CISR  ((AT91_REG *)   0xFFFFF114) // (AIC) Core Interrupt Status Register\r
1407 #define AT91C_AIC_IDCR  ((AT91_REG *)   0xFFFFF124) // (AIC) Interrupt Disable Command Register\r
1408 #define AT91C_AIC_SPU   ((AT91_REG *)   0xFFFFF134) // (AIC) Spurious Vector Register\r
1409 // ========== Register definition for PDC_DBGU peripheral ==========\r
1410 #define AT91C_DBGU_TCR  ((AT91_REG *)   0xFFFFF30C) // (PDC_DBGU) Transmit Counter Register\r
1411 #define AT91C_DBGU_RNPR ((AT91_REG *)   0xFFFFF310) // (PDC_DBGU) Receive Next Pointer Register\r
1412 #define AT91C_DBGU_TNPR ((AT91_REG *)   0xFFFFF318) // (PDC_DBGU) Transmit Next Pointer Register\r
1413 #define AT91C_DBGU_TPR  ((AT91_REG *)   0xFFFFF308) // (PDC_DBGU) Transmit Pointer Register\r
1414 #define AT91C_DBGU_RPR  ((AT91_REG *)   0xFFFFF300) // (PDC_DBGU) Receive Pointer Register\r
1415 #define AT91C_DBGU_RCR  ((AT91_REG *)   0xFFFFF304) // (PDC_DBGU) Receive Counter Register\r
1416 #define AT91C_DBGU_RNCR ((AT91_REG *)   0xFFFFF314) // (PDC_DBGU) Receive Next Counter Register\r
1417 #define AT91C_DBGU_PTCR ((AT91_REG *)   0xFFFFF320) // (PDC_DBGU) PDC Transfer Control Register\r
1418 #define AT91C_DBGU_PTSR ((AT91_REG *)   0xFFFFF324) // (PDC_DBGU) PDC Transfer Status Register\r
1419 #define AT91C_DBGU_TNCR ((AT91_REG *)   0xFFFFF31C) // (PDC_DBGU) Transmit Next Counter Register\r
1420 // ========== Register definition for DBGU peripheral ==========\r
1421 #define AT91C_DBGU_EXID ((AT91_REG *)   0xFFFFF244) // (DBGU) Chip ID Extension Register\r
1422 #define AT91C_DBGU_BRGR ((AT91_REG *)   0xFFFFF220) // (DBGU) Baud Rate Generator Register\r
1423 #define AT91C_DBGU_IDR  ((AT91_REG *)   0xFFFFF20C) // (DBGU) Interrupt Disable Register\r
1424 #define AT91C_DBGU_CSR  ((AT91_REG *)   0xFFFFF214) // (DBGU) Channel Status Register\r
1425 #define AT91C_DBGU_CIDR ((AT91_REG *)   0xFFFFF240) // (DBGU) Chip ID Register\r
1426 #define AT91C_DBGU_MR   ((AT91_REG *)   0xFFFFF204) // (DBGU) Mode Register\r
1427 #define AT91C_DBGU_IMR  ((AT91_REG *)   0xFFFFF210) // (DBGU) Interrupt Mask Register\r
1428 #define AT91C_DBGU_CR   ((AT91_REG *)   0xFFFFF200) // (DBGU) Control Register\r
1429 #define AT91C_DBGU_FNTR ((AT91_REG *)   0xFFFFF248) // (DBGU) Force NTRST Register\r
1430 #define AT91C_DBGU_THR  ((AT91_REG *)   0xFFFFF21C) // (DBGU) Transmitter Holding Register\r
1431 #define AT91C_DBGU_RHR  ((AT91_REG *)   0xFFFFF218) // (DBGU) Receiver Holding Register\r
1432 #define AT91C_DBGU_IER  ((AT91_REG *)   0xFFFFF208) // (DBGU) Interrupt Enable Register\r
1433 // ========== Register definition for PIOA peripheral ==========\r
1434 #define AT91C_PIOA_ODR  ((AT91_REG *)   0xFFFFF414) // (PIOA) Output Disable Registerr\r
1435 #define AT91C_PIOA_SODR ((AT91_REG *)   0xFFFFF430) // (PIOA) Set Output Data Register\r
1436 #define AT91C_PIOA_ISR  ((AT91_REG *)   0xFFFFF44C) // (PIOA) Interrupt Status Register\r
1437 #define AT91C_PIOA_ABSR ((AT91_REG *)   0xFFFFF478) // (PIOA) AB Select Status Register\r
1438 #define AT91C_PIOA_IER  ((AT91_REG *)   0xFFFFF440) // (PIOA) Interrupt Enable Register\r
1439 #define AT91C_PIOA_PPUDR ((AT91_REG *)  0xFFFFF460) // (PIOA) Pull-up Disable Register\r
1440 #define AT91C_PIOA_IMR  ((AT91_REG *)   0xFFFFF448) // (PIOA) Interrupt Mask Register\r
1441 #define AT91C_PIOA_PER  ((AT91_REG *)   0xFFFFF400) // (PIOA) PIO Enable Register\r
1442 #define AT91C_PIOA_IFDR ((AT91_REG *)   0xFFFFF424) // (PIOA) Input Filter Disable Register\r
1443 #define AT91C_PIOA_OWDR ((AT91_REG *)   0xFFFFF4A4) // (PIOA) Output Write Disable Register\r
1444 #define AT91C_PIOA_MDSR ((AT91_REG *)   0xFFFFF458) // (PIOA) Multi-driver Status Register\r
1445 #define AT91C_PIOA_IDR  ((AT91_REG *)   0xFFFFF444) // (PIOA) Interrupt Disable Register\r
1446 #define AT91C_PIOA_ODSR ((AT91_REG *)   0xFFFFF438) // (PIOA) Output Data Status Register\r
1447 #define AT91C_PIOA_PPUSR ((AT91_REG *)  0xFFFFF468) // (PIOA) Pull-up Status Register\r
1448 #define AT91C_PIOA_OWSR ((AT91_REG *)   0xFFFFF4A8) // (PIOA) Output Write Status Register\r
1449 #define AT91C_PIOA_BSR  ((AT91_REG *)   0xFFFFF474) // (PIOA) Select B Register\r
1450 #define AT91C_PIOA_OWER ((AT91_REG *)   0xFFFFF4A0) // (PIOA) Output Write Enable Register\r
1451 #define AT91C_PIOA_IFER ((AT91_REG *)   0xFFFFF420) // (PIOA) Input Filter Enable Register\r
1452 #define AT91C_PIOA_PDSR ((AT91_REG *)   0xFFFFF43C) // (PIOA) Pin Data Status Register\r
1453 #define AT91C_PIOA_PPUER ((AT91_REG *)  0xFFFFF464) // (PIOA) Pull-up Enable Register\r
1454 #define AT91C_PIOA_OSR  ((AT91_REG *)   0xFFFFF418) // (PIOA) Output Status Register\r
1455 #define AT91C_PIOA_ASR  ((AT91_REG *)   0xFFFFF470) // (PIOA) Select A Register\r
1456 #define AT91C_PIOA_MDDR ((AT91_REG *)   0xFFFFF454) // (PIOA) Multi-driver Disable Register\r
1457 #define AT91C_PIOA_CODR ((AT91_REG *)   0xFFFFF434) // (PIOA) Clear Output Data Register\r
1458 #define AT91C_PIOA_MDER ((AT91_REG *)   0xFFFFF450) // (PIOA) Multi-driver Enable Register\r
1459 #define AT91C_PIOA_PDR  ((AT91_REG *)   0xFFFFF404) // (PIOA) PIO Disable Register\r
1460 #define AT91C_PIOA_IFSR ((AT91_REG *)   0xFFFFF428) // (PIOA) Input Filter Status Register\r
1461 #define AT91C_PIOA_OER  ((AT91_REG *)   0xFFFFF410) // (PIOA) Output Enable Register\r
1462 #define AT91C_PIOA_PSR  ((AT91_REG *)   0xFFFFF408) // (PIOA) PIO Status Register\r
1463 // ========== Register definition for CKGR peripheral ==========\r
1464 #define AT91C_CKGR_MOR  ((AT91_REG *)   0xFFFFFC20) // (CKGR) Main Oscillator Register\r
1465 #define AT91C_CKGR_PLLR ((AT91_REG *)   0xFFFFFC2C) // (CKGR) PLL Register\r
1466 #define AT91C_CKGR_MCFR ((AT91_REG *)   0xFFFFFC24) // (CKGR) Main Clock  Frequency Register\r
1467 // ========== Register definition for PMC peripheral ==========\r
1468 #define AT91C_PMC_IDR   ((AT91_REG *)   0xFFFFFC64) // (PMC) Interrupt Disable Register\r
1469 #define AT91C_PMC_MOR   ((AT91_REG *)   0xFFFFFC20) // (PMC) Main Oscillator Register\r
1470 #define AT91C_PMC_PLLR  ((AT91_REG *)   0xFFFFFC2C) // (PMC) PLL Register\r
1471 #define AT91C_PMC_PCER  ((AT91_REG *)   0xFFFFFC10) // (PMC) Peripheral Clock Enable Register\r
1472 #define AT91C_PMC_PCKR  ((AT91_REG *)   0xFFFFFC40) // (PMC) Programmable Clock Register\r
1473 #define AT91C_PMC_MCKR  ((AT91_REG *)   0xFFFFFC30) // (PMC) Master Clock Register\r
1474 #define AT91C_PMC_SCDR  ((AT91_REG *)   0xFFFFFC04) // (PMC) System Clock Disable Register\r
1475 #define AT91C_PMC_PCDR  ((AT91_REG *)   0xFFFFFC14) // (PMC) Peripheral Clock Disable Register\r
1476 #define AT91C_PMC_SCSR  ((AT91_REG *)   0xFFFFFC08) // (PMC) System Clock Status Register\r
1477 #define AT91C_PMC_PCSR  ((AT91_REG *)   0xFFFFFC18) // (PMC) Peripheral Clock Status Register\r
1478 #define AT91C_PMC_MCFR  ((AT91_REG *)   0xFFFFFC24) // (PMC) Main Clock  Frequency Register\r
1479 #define AT91C_PMC_SCER  ((AT91_REG *)   0xFFFFFC00) // (PMC) System Clock Enable Register\r
1480 #define AT91C_PMC_IMR   ((AT91_REG *)   0xFFFFFC6C) // (PMC) Interrupt Mask Register\r
1481 #define AT91C_PMC_IER   ((AT91_REG *)   0xFFFFFC60) // (PMC) Interrupt Enable Register\r
1482 #define AT91C_PMC_SR    ((AT91_REG *)   0xFFFFFC68) // (PMC) Status Register\r
1483 // ========== Register definition for RSTC peripheral ==========\r
1484 #define AT91C_RSTC_RCR  ((AT91_REG *)   0xFFFFFD00) // (RSTC) Reset Control Register\r
1485 #define AT91C_RSTC_RMR  ((AT91_REG *)   0xFFFFFD08) // (RSTC) Reset Mode Register\r
1486 #define AT91C_RSTC_RSR  ((AT91_REG *)   0xFFFFFD04) // (RSTC) Reset Status Register\r
1487 // ========== Register definition for RTTC peripheral ==========\r
1488 #define AT91C_RTTC_RTSR ((AT91_REG *)   0xFFFFFD2C) // (RTTC) Real-time Status Register\r
1489 #define AT91C_RTTC_RTMR ((AT91_REG *)   0xFFFFFD20) // (RTTC) Real-time Mode Register\r
1490 #define AT91C_RTTC_RTVR ((AT91_REG *)   0xFFFFFD28) // (RTTC) Real-time Value Register\r
1491 #define AT91C_RTTC_RTAR ((AT91_REG *)   0xFFFFFD24) // (RTTC) Real-time Alarm Register\r
1492 // ========== Register definition for PITC peripheral ==========\r
1493 #define AT91C_PITC_PIVR ((AT91_REG *)   0xFFFFFD38) // (PITC) Period Interval Value Register\r
1494 #define AT91C_PITC_PISR ((AT91_REG *)   0xFFFFFD34) // (PITC) Period Interval Status Register\r
1495 #define AT91C_PITC_PIIR ((AT91_REG *)   0xFFFFFD3C) // (PITC) Period Interval Image Register\r
1496 #define AT91C_PITC_PIMR ((AT91_REG *)   0xFFFFFD30) // (PITC) Period Interval Mode Register\r
1497 // ========== Register definition for WDTC peripheral ==========\r
1498 #define AT91C_WDTC_WDCR ((AT91_REG *)   0xFFFFFD40) // (WDTC) Watchdog Control Register\r
1499 #define AT91C_WDTC_WDSR ((AT91_REG *)   0xFFFFFD48) // (WDTC) Watchdog Status Register\r
1500 #define AT91C_WDTC_WDMR ((AT91_REG *)   0xFFFFFD44) // (WDTC) Watchdog Mode Register\r
1501 // ========== Register definition for VREG peripheral ==========\r
1502 #define AT91C_VREG_MR   ((AT91_REG *)   0xFFFFFD60) // (VREG) Voltage Regulator Mode Register\r
1503 // ========== Register definition for MC peripheral ==========\r
1504 #define AT91C_MC_ASR    ((AT91_REG *)   0xFFFFFF04) // (MC) MC Abort Status Register\r
1505 #define AT91C_MC_RCR    ((AT91_REG *)   0xFFFFFF00) // (MC) MC Remap Control Register\r
1506 #define AT91C_MC_FCR    ((AT91_REG *)   0xFFFFFF64) // (MC) MC Flash Command Register\r
1507 #define AT91C_MC_AASR   ((AT91_REG *)   0xFFFFFF08) // (MC) MC Abort Address Status Register\r
1508 #define AT91C_MC_FSR    ((AT91_REG *)   0xFFFFFF68) // (MC) MC Flash Status Register\r
1509 #define AT91C_MC_FMR    ((AT91_REG *)   0xFFFFFF60) // (MC) MC Flash Mode Register\r
1510 // ========== Register definition for PDC_SPI peripheral ==========\r
1511 #define AT91C_SPI_PTCR  ((AT91_REG *)   0xFFFE0120) // (PDC_SPI) PDC Transfer Control Register\r
1512 #define AT91C_SPI_TPR   ((AT91_REG *)   0xFFFE0108) // (PDC_SPI) Transmit Pointer Register\r
1513 #define AT91C_SPI_TCR   ((AT91_REG *)   0xFFFE010C) // (PDC_SPI) Transmit Counter Register\r
1514 #define AT91C_SPI_RCR   ((AT91_REG *)   0xFFFE0104) // (PDC_SPI) Receive Counter Register\r
1515 #define AT91C_SPI_PTSR  ((AT91_REG *)   0xFFFE0124) // (PDC_SPI) PDC Transfer Status Register\r
1516 #define AT91C_SPI_RNPR  ((AT91_REG *)   0xFFFE0110) // (PDC_SPI) Receive Next Pointer Register\r
1517 #define AT91C_SPI_RPR   ((AT91_REG *)   0xFFFE0100) // (PDC_SPI) Receive Pointer Register\r
1518 #define AT91C_SPI_TNCR  ((AT91_REG *)   0xFFFE011C) // (PDC_SPI) Transmit Next Counter Register\r
1519 #define AT91C_SPI_RNCR  ((AT91_REG *)   0xFFFE0114) // (PDC_SPI) Receive Next Counter Register\r
1520 #define AT91C_SPI_TNPR  ((AT91_REG *)   0xFFFE0118) // (PDC_SPI) Transmit Next Pointer Register\r
1521 // ========== Register definition for SPI peripheral ==========\r
1522 #define AT91C_SPI_IER   ((AT91_REG *)   0xFFFE0014) // (SPI) Interrupt Enable Register\r
1523 #define AT91C_SPI_SR    ((AT91_REG *)   0xFFFE0010) // (SPI) Status Register\r
1524 #define AT91C_SPI_IDR   ((AT91_REG *)   0xFFFE0018) // (SPI) Interrupt Disable Register\r
1525 #define AT91C_SPI_CR    ((AT91_REG *)   0xFFFE0000) // (SPI) Control Register\r
1526 #define AT91C_SPI_MR    ((AT91_REG *)   0xFFFE0004) // (SPI) Mode Register\r
1527 #define AT91C_SPI_IMR   ((AT91_REG *)   0xFFFE001C) // (SPI) Interrupt Mask Register\r
1528 #define AT91C_SPI_TDR   ((AT91_REG *)   0xFFFE000C) // (SPI) Transmit Data Register\r
1529 #define AT91C_SPI_RDR   ((AT91_REG *)   0xFFFE0008) // (SPI) Receive Data Register\r
1530 #define AT91C_SPI_CSR   ((AT91_REG *)   0xFFFE0030) // (SPI) Chip Select Register\r
1531 // ========== Register definition for PDC_ADC peripheral ==========\r
1532 #define AT91C_ADC_PTSR  ((AT91_REG *)   0xFFFD8124) // (PDC_ADC) PDC Transfer Status Register\r
1533 #define AT91C_ADC_PTCR  ((AT91_REG *)   0xFFFD8120) // (PDC_ADC) PDC Transfer Control Register\r
1534 #define AT91C_ADC_TNPR  ((AT91_REG *)   0xFFFD8118) // (PDC_ADC) Transmit Next Pointer Register\r
1535 #define AT91C_ADC_TNCR  ((AT91_REG *)   0xFFFD811C) // (PDC_ADC) Transmit Next Counter Register\r
1536 #define AT91C_ADC_RNPR  ((AT91_REG *)   0xFFFD8110) // (PDC_ADC) Receive Next Pointer Register\r
1537 #define AT91C_ADC_RNCR  ((AT91_REG *)   0xFFFD8114) // (PDC_ADC) Receive Next Counter Register\r
1538 #define AT91C_ADC_RPR   ((AT91_REG *)   0xFFFD8100) // (PDC_ADC) Receive Pointer Register\r
1539 #define AT91C_ADC_TCR   ((AT91_REG *)   0xFFFD810C) // (PDC_ADC) Transmit Counter Register\r
1540 #define AT91C_ADC_TPR   ((AT91_REG *)   0xFFFD8108) // (PDC_ADC) Transmit Pointer Register\r
1541 #define AT91C_ADC_RCR   ((AT91_REG *)   0xFFFD8104) // (PDC_ADC) Receive Counter Register\r
1542 // ========== Register definition for ADC peripheral ==========\r
1543 #define AT91C_ADC_CDR2  ((AT91_REG *)   0xFFFD8038) // (ADC) ADC Channel Data Register 2\r
1544 #define AT91C_ADC_CDR3  ((AT91_REG *)   0xFFFD803C) // (ADC) ADC Channel Data Register 3\r
1545 #define AT91C_ADC_CDR0  ((AT91_REG *)   0xFFFD8030) // (ADC) ADC Channel Data Register 0\r
1546 #define AT91C_ADC_CDR5  ((AT91_REG *)   0xFFFD8044) // (ADC) ADC Channel Data Register 5\r
1547 #define AT91C_ADC_CHDR  ((AT91_REG *)   0xFFFD8014) // (ADC) ADC Channel Disable Register\r
1548 #define AT91C_ADC_SR    ((AT91_REG *)   0xFFFD801C) // (ADC) ADC Status Register\r
1549 #define AT91C_ADC_CDR4  ((AT91_REG *)   0xFFFD8040) // (ADC) ADC Channel Data Register 4\r
1550 #define AT91C_ADC_CDR1  ((AT91_REG *)   0xFFFD8034) // (ADC) ADC Channel Data Register 1\r
1551 #define AT91C_ADC_LCDR  ((AT91_REG *)   0xFFFD8020) // (ADC) ADC Last Converted Data Register\r
1552 #define AT91C_ADC_IDR   ((AT91_REG *)   0xFFFD8028) // (ADC) ADC Interrupt Disable Register\r
1553 #define AT91C_ADC_CR    ((AT91_REG *)   0xFFFD8000) // (ADC) ADC Control Register\r
1554 #define AT91C_ADC_CDR7  ((AT91_REG *)   0xFFFD804C) // (ADC) ADC Channel Data Register 7\r
1555 #define AT91C_ADC_CDR6  ((AT91_REG *)   0xFFFD8048) // (ADC) ADC Channel Data Register 6\r
1556 #define AT91C_ADC_IER   ((AT91_REG *)   0xFFFD8024) // (ADC) ADC Interrupt Enable Register\r
1557 #define AT91C_ADC_CHER  ((AT91_REG *)   0xFFFD8010) // (ADC) ADC Channel Enable Register\r
1558 #define AT91C_ADC_CHSR  ((AT91_REG *)   0xFFFD8018) // (ADC) ADC Channel Status Register\r
1559 #define AT91C_ADC_MR    ((AT91_REG *)   0xFFFD8004) // (ADC) ADC Mode Register\r
1560 #define AT91C_ADC_IMR   ((AT91_REG *)   0xFFFD802C) // (ADC) ADC Interrupt Mask Register\r
1561 // ========== Register definition for PDC_SSC peripheral ==========\r
1562 #define AT91C_SSC_TNCR  ((AT91_REG *)   0xFFFD411C) // (PDC_SSC) Transmit Next Counter Register\r
1563 #define AT91C_SSC_RPR   ((AT91_REG *)   0xFFFD4100) // (PDC_SSC) Receive Pointer Register\r
1564 #define AT91C_SSC_RNCR  ((AT91_REG *)   0xFFFD4114) // (PDC_SSC) Receive Next Counter Register\r
1565 #define AT91C_SSC_TPR   ((AT91_REG *)   0xFFFD4108) // (PDC_SSC) Transmit Pointer Register\r
1566 #define AT91C_SSC_PTCR  ((AT91_REG *)   0xFFFD4120) // (PDC_SSC) PDC Transfer Control Register\r
1567 #define AT91C_SSC_TCR   ((AT91_REG *)   0xFFFD410C) // (PDC_SSC) Transmit Counter Register\r
1568 #define AT91C_SSC_RCR   ((AT91_REG *)   0xFFFD4104) // (PDC_SSC) Receive Counter Register\r
1569 #define AT91C_SSC_RNPR  ((AT91_REG *)   0xFFFD4110) // (PDC_SSC) Receive Next Pointer Register\r
1570 #define AT91C_SSC_TNPR  ((AT91_REG *)   0xFFFD4118) // (PDC_SSC) Transmit Next Pointer Register\r
1571 #define AT91C_SSC_PTSR  ((AT91_REG *)   0xFFFD4124) // (PDC_SSC) PDC Transfer Status Register\r
1572 // ========== Register definition for SSC peripheral ==========\r
1573 #define AT91C_SSC_RHR   ((AT91_REG *)   0xFFFD4020) // (SSC) Receive Holding Register\r
1574 #define AT91C_SSC_RSHR  ((AT91_REG *)   0xFFFD4030) // (SSC) Receive Sync Holding Register\r
1575 #define AT91C_SSC_TFMR  ((AT91_REG *)   0xFFFD401C) // (SSC) Transmit Frame Mode Register\r
1576 #define AT91C_SSC_IDR   ((AT91_REG *)   0xFFFD4048) // (SSC) Interrupt Disable Register\r
1577 #define AT91C_SSC_THR   ((AT91_REG *)   0xFFFD4024) // (SSC) Transmit Holding Register\r
1578 #define AT91C_SSC_RCMR  ((AT91_REG *)   0xFFFD4010) // (SSC) Receive Clock ModeRegister\r
1579 #define AT91C_SSC_IER   ((AT91_REG *)   0xFFFD4044) // (SSC) Interrupt Enable Register\r
1580 #define AT91C_SSC_TSHR  ((AT91_REG *)   0xFFFD4034) // (SSC) Transmit Sync Holding Register\r
1581 #define AT91C_SSC_SR    ((AT91_REG *)   0xFFFD4040) // (SSC) Status Register\r
1582 #define AT91C_SSC_CMR   ((AT91_REG *)   0xFFFD4004) // (SSC) Clock Mode Register\r
1583 #define AT91C_SSC_TCMR  ((AT91_REG *)   0xFFFD4018) // (SSC) Transmit Clock Mode Register\r
1584 #define AT91C_SSC_CR    ((AT91_REG *)   0xFFFD4000) // (SSC) Control Register\r
1585 #define AT91C_SSC_IMR   ((AT91_REG *)   0xFFFD404C) // (SSC) Interrupt Mask Register\r
1586 #define AT91C_SSC_RFMR  ((AT91_REG *)   0xFFFD4014) // (SSC) Receive Frame Mode Register\r
1587 // ========== Register definition for PDC_US1 peripheral ==========\r
1588 #define AT91C_US1_RNCR  ((AT91_REG *)   0xFFFC4114) // (PDC_US1) Receive Next Counter Register\r
1589 #define AT91C_US1_PTCR  ((AT91_REG *)   0xFFFC4120) // (PDC_US1) PDC Transfer Control Register\r
1590 #define AT91C_US1_TCR   ((AT91_REG *)   0xFFFC410C) // (PDC_US1) Transmit Counter Register\r
1591 #define AT91C_US1_PTSR  ((AT91_REG *)   0xFFFC4124) // (PDC_US1) PDC Transfer Status Register\r
1592 #define AT91C_US1_TNPR  ((AT91_REG *)   0xFFFC4118) // (PDC_US1) Transmit Next Pointer Register\r
1593 #define AT91C_US1_RCR   ((AT91_REG *)   0xFFFC4104) // (PDC_US1) Receive Counter Register\r
1594 #define AT91C_US1_RNPR  ((AT91_REG *)   0xFFFC4110) // (PDC_US1) Receive Next Pointer Register\r
1595 #define AT91C_US1_RPR   ((AT91_REG *)   0xFFFC4100) // (PDC_US1) Receive Pointer Register\r
1596 #define AT91C_US1_TNCR  ((AT91_REG *)   0xFFFC411C) // (PDC_US1) Transmit Next Counter Register\r
1597 #define AT91C_US1_TPR   ((AT91_REG *)   0xFFFC4108) // (PDC_US1) Transmit Pointer Register\r
1598 // ========== Register definition for US1 peripheral ==========\r
1599 #define AT91C_US1_IF    ((AT91_REG *)   0xFFFC404C) // (US1) IRDA_FILTER Register\r
1600 #define AT91C_US1_NER   ((AT91_REG *)   0xFFFC4044) // (US1) Nb Errors Register\r
1601 #define AT91C_US1_RTOR  ((AT91_REG *)   0xFFFC4024) // (US1) Receiver Time-out Register\r
1602 #define AT91C_US1_CSR   ((AT91_REG *)   0xFFFC4014) // (US1) Channel Status Register\r
1603 #define AT91C_US1_IDR   ((AT91_REG *)   0xFFFC400C) // (US1) Interrupt Disable Register\r
1604 #define AT91C_US1_IER   ((AT91_REG *)   0xFFFC4008) // (US1) Interrupt Enable Register\r
1605 #define AT91C_US1_THR   ((AT91_REG *)   0xFFFC401C) // (US1) Transmitter Holding Register\r
1606 #define AT91C_US1_TTGR  ((AT91_REG *)   0xFFFC4028) // (US1) Transmitter Time-guard Register\r
1607 #define AT91C_US1_RHR   ((AT91_REG *)   0xFFFC4018) // (US1) Receiver Holding Register\r
1608 #define AT91C_US1_BRGR  ((AT91_REG *)   0xFFFC4020) // (US1) Baud Rate Generator Register\r
1609 #define AT91C_US1_IMR   ((AT91_REG *)   0xFFFC4010) // (US1) Interrupt Mask Register\r
1610 #define AT91C_US1_FIDI  ((AT91_REG *)   0xFFFC4040) // (US1) FI_DI_Ratio Register\r
1611 #define AT91C_US1_CR    ((AT91_REG *)   0xFFFC4000) // (US1) Control Register\r
1612 #define AT91C_US1_MR    ((AT91_REG *)   0xFFFC4004) // (US1) Mode Register\r
1613 // ========== Register definition for PDC_US0 peripheral ==========\r
1614 #define AT91C_US0_TNPR  ((AT91_REG *)   0xFFFC0118) // (PDC_US0) Transmit Next Pointer Register\r
1615 #define AT91C_US0_RNPR  ((AT91_REG *)   0xFFFC0110) // (PDC_US0) Receive Next Pointer Register\r
1616 #define AT91C_US0_TCR   ((AT91_REG *)   0xFFFC010C) // (PDC_US0) Transmit Counter Register\r
1617 #define AT91C_US0_PTCR  ((AT91_REG *)   0xFFFC0120) // (PDC_US0) PDC Transfer Control Register\r
1618 #define AT91C_US0_PTSR  ((AT91_REG *)   0xFFFC0124) // (PDC_US0) PDC Transfer Status Register\r
1619 #define AT91C_US0_TNCR  ((AT91_REG *)   0xFFFC011C) // (PDC_US0) Transmit Next Counter Register\r
1620 #define AT91C_US0_TPR   ((AT91_REG *)   0xFFFC0108) // (PDC_US0) Transmit Pointer Register\r
1621 #define AT91C_US0_RCR   ((AT91_REG *)   0xFFFC0104) // (PDC_US0) Receive Counter Register\r
1622 #define AT91C_US0_RPR   ((AT91_REG *)   0xFFFC0100) // (PDC_US0) Receive Pointer Register\r
1623 #define AT91C_US0_RNCR  ((AT91_REG *)   0xFFFC0114) // (PDC_US0) Receive Next Counter Register\r
1624 // ========== Register definition for US0 peripheral ==========\r
1625 #define AT91C_US0_BRGR  ((AT91_REG *)   0xFFFC0020) // (US0) Baud Rate Generator Register\r
1626 #define AT91C_US0_NER   ((AT91_REG *)   0xFFFC0044) // (US0) Nb Errors Register\r
1627 #define AT91C_US0_CR    ((AT91_REG *)   0xFFFC0000) // (US0) Control Register\r
1628 #define AT91C_US0_IMR   ((AT91_REG *)   0xFFFC0010) // (US0) Interrupt Mask Register\r
1629 #define AT91C_US0_FIDI  ((AT91_REG *)   0xFFFC0040) // (US0) FI_DI_Ratio Register\r
1630 #define AT91C_US0_TTGR  ((AT91_REG *)   0xFFFC0028) // (US0) Transmitter Time-guard Register\r
1631 #define AT91C_US0_MR    ((AT91_REG *)   0xFFFC0004) // (US0) Mode Register\r
1632 #define AT91C_US0_RTOR  ((AT91_REG *)   0xFFFC0024) // (US0) Receiver Time-out Register\r
1633 #define AT91C_US0_CSR   ((AT91_REG *)   0xFFFC0014) // (US0) Channel Status Register\r
1634 #define AT91C_US0_RHR   ((AT91_REG *)   0xFFFC0018) // (US0) Receiver Holding Register\r
1635 #define AT91C_US0_IDR   ((AT91_REG *)   0xFFFC000C) // (US0) Interrupt Disable Register\r
1636 #define AT91C_US0_THR   ((AT91_REG *)   0xFFFC001C) // (US0) Transmitter Holding Register\r
1637 #define AT91C_US0_IF    ((AT91_REG *)   0xFFFC004C) // (US0) IRDA_FILTER Register\r
1638 #define AT91C_US0_IER   ((AT91_REG *)   0xFFFC0008) // (US0) Interrupt Enable Register\r
1639 // ========== Register definition for TWI peripheral ==========\r
1640 #define AT91C_TWI_IER   ((AT91_REG *)   0xFFFB8024) // (TWI) Interrupt Enable Register\r
1641 #define AT91C_TWI_CR    ((AT91_REG *)   0xFFFB8000) // (TWI) Control Register\r
1642 #define AT91C_TWI_SR    ((AT91_REG *)   0xFFFB8020) // (TWI) Status Register\r
1643 #define AT91C_TWI_IMR   ((AT91_REG *)   0xFFFB802C) // (TWI) Interrupt Mask Register\r
1644 #define AT91C_TWI_THR   ((AT91_REG *)   0xFFFB8034) // (TWI) Transmit Holding Register\r
1645 #define AT91C_TWI_IDR   ((AT91_REG *)   0xFFFB8028) // (TWI) Interrupt Disable Register\r
1646 #define AT91C_TWI_IADR  ((AT91_REG *)   0xFFFB800C) // (TWI) Internal Address Register\r
1647 #define AT91C_TWI_MMR   ((AT91_REG *)   0xFFFB8004) // (TWI) Master Mode Register\r
1648 #define AT91C_TWI_CWGR  ((AT91_REG *)   0xFFFB8010) // (TWI) Clock Waveform Generator Register\r
1649 #define AT91C_TWI_RHR   ((AT91_REG *)   0xFFFB8030) // (TWI) Receive Holding Register\r
1650 // ========== Register definition for TC0 peripheral ==========\r
1651 #define AT91C_TC0_SR    ((AT91_REG *)   0xFFFA0020) // (TC0) Status Register\r
1652 #define AT91C_TC0_RC    ((AT91_REG *)   0xFFFA001C) // (TC0) Register C\r
1653 #define AT91C_TC0_RB    ((AT91_REG *)   0xFFFA0018) // (TC0) Register B\r
1654 #define AT91C_TC0_CCR   ((AT91_REG *)   0xFFFA0000) // (TC0) Channel Control Register\r
1655 #define AT91C_TC0_CMR   ((AT91_REG *)   0xFFFA0004) // (TC0) Channel Mode Register (Capture Mode / Waveform Mode)\r
1656 #define AT91C_TC0_IER   ((AT91_REG *)   0xFFFA0024) // (TC0) Interrupt Enable Register\r
1657 #define AT91C_TC0_RA    ((AT91_REG *)   0xFFFA0014) // (TC0) Register A\r
1658 #define AT91C_TC0_IDR   ((AT91_REG *)   0xFFFA0028) // (TC0) Interrupt Disable Register\r
1659 #define AT91C_TC0_CV    ((AT91_REG *)   0xFFFA0010) // (TC0) Counter Value\r
1660 #define AT91C_TC0_IMR   ((AT91_REG *)   0xFFFA002C) // (TC0) Interrupt Mask Register\r
1661 // ========== Register definition for TC1 peripheral ==========\r
1662 #define AT91C_TC1_RB    ((AT91_REG *)   0xFFFA0058) // (TC1) Register B\r
1663 #define AT91C_TC1_CCR   ((AT91_REG *)   0xFFFA0040) // (TC1) Channel Control Register\r
1664 #define AT91C_TC1_IER   ((AT91_REG *)   0xFFFA0064) // (TC1) Interrupt Enable Register\r
1665 #define AT91C_TC1_IDR   ((AT91_REG *)   0xFFFA0068) // (TC1) Interrupt Disable Register\r
1666 #define AT91C_TC1_SR    ((AT91_REG *)   0xFFFA0060) // (TC1) Status Register\r
1667 #define AT91C_TC1_CMR   ((AT91_REG *)   0xFFFA0044) // (TC1) Channel Mode Register (Capture Mode / Waveform Mode)\r
1668 #define AT91C_TC1_RA    ((AT91_REG *)   0xFFFA0054) // (TC1) Register A\r
1669 #define AT91C_TC1_RC    ((AT91_REG *)   0xFFFA005C) // (TC1) Register C\r
1670 #define AT91C_TC1_IMR   ((AT91_REG *)   0xFFFA006C) // (TC1) Interrupt Mask Register\r
1671 #define AT91C_TC1_CV    ((AT91_REG *)   0xFFFA0050) // (TC1) Counter Value\r
1672 // ========== Register definition for TC2 peripheral ==========\r
1673 #define AT91C_TC2_CMR   ((AT91_REG *)   0xFFFA0084) // (TC2) Channel Mode Register (Capture Mode / Waveform Mode)\r
1674 #define AT91C_TC2_CCR   ((AT91_REG *)   0xFFFA0080) // (TC2) Channel Control Register\r
1675 #define AT91C_TC2_CV    ((AT91_REG *)   0xFFFA0090) // (TC2) Counter Value\r
1676 #define AT91C_TC2_RA    ((AT91_REG *)   0xFFFA0094) // (TC2) Register A\r
1677 #define AT91C_TC2_RB    ((AT91_REG *)   0xFFFA0098) // (TC2) Register B\r
1678 #define AT91C_TC2_IDR   ((AT91_REG *)   0xFFFA00A8) // (TC2) Interrupt Disable Register\r
1679 #define AT91C_TC2_IMR   ((AT91_REG *)   0xFFFA00AC) // (TC2) Interrupt Mask Register\r
1680 #define AT91C_TC2_RC    ((AT91_REG *)   0xFFFA009C) // (TC2) Register C\r
1681 #define AT91C_TC2_IER   ((AT91_REG *)   0xFFFA00A4) // (TC2) Interrupt Enable Register\r
1682 #define AT91C_TC2_SR    ((AT91_REG *)   0xFFFA00A0) // (TC2) Status Register\r
1683 // ========== Register definition for TCB peripheral ==========\r
1684 #define AT91C_TCB_BMR   ((AT91_REG *)   0xFFFA00C4) // (TCB) TC Block Mode Register\r
1685 #define AT91C_TCB_BCR   ((AT91_REG *)   0xFFFA00C0) // (TCB) TC Block Control Register\r
1686 // ========== Register definition for PWMC_CH3 peripheral ==========\r
1687 #define AT91C_PWMC_CH3_CUPDR ((AT91_REG *)      0xFFFCC270) // (PWMC_CH3) Channel Update Register\r
1688 #define AT91C_PWMC_CH3_Reserved ((AT91_REG *)   0xFFFCC274) // (PWMC_CH3) Reserved\r
1689 #define AT91C_PWMC_CH3_CPRDR ((AT91_REG *)      0xFFFCC268) // (PWMC_CH3) Channel Period Register\r
1690 #define AT91C_PWMC_CH3_CDTYR ((AT91_REG *)      0xFFFCC264) // (PWMC_CH3) Channel Duty Cycle Register\r
1691 #define AT91C_PWMC_CH3_CCNTR ((AT91_REG *)      0xFFFCC26C) // (PWMC_CH3) Channel Counter Register\r
1692 #define AT91C_PWMC_CH3_CMR ((AT91_REG *)        0xFFFCC260) // (PWMC_CH3) Channel Mode Register\r
1693 // ========== Register definition for PWMC_CH2 peripheral ==========\r
1694 #define AT91C_PWMC_CH2_Reserved ((AT91_REG *)   0xFFFCC254) // (PWMC_CH2) Reserved\r
1695 #define AT91C_PWMC_CH2_CMR ((AT91_REG *)        0xFFFCC240) // (PWMC_CH2) Channel Mode Register\r
1696 #define AT91C_PWMC_CH2_CCNTR ((AT91_REG *)      0xFFFCC24C) // (PWMC_CH2) Channel Counter Register\r
1697 #define AT91C_PWMC_CH2_CPRDR ((AT91_REG *)      0xFFFCC248) // (PWMC_CH2) Channel Period Register\r
1698 #define AT91C_PWMC_CH2_CUPDR ((AT91_REG *)      0xFFFCC250) // (PWMC_CH2) Channel Update Register\r
1699 #define AT91C_PWMC_CH2_CDTYR ((AT91_REG *)      0xFFFCC244) // (PWMC_CH2) Channel Duty Cycle Register\r
1700 // ========== Register definition for PWMC_CH1 peripheral ==========\r
1701 #define AT91C_PWMC_CH1_Reserved ((AT91_REG *)   0xFFFCC234) // (PWMC_CH1) Reserved\r
1702 #define AT91C_PWMC_CH1_CUPDR ((AT91_REG *)      0xFFFCC230) // (PWMC_CH1) Channel Update Register\r
1703 #define AT91C_PWMC_CH1_CPRDR ((AT91_REG *)      0xFFFCC228) // (PWMC_CH1) Channel Period Register\r
1704 #define AT91C_PWMC_CH1_CCNTR ((AT91_REG *)      0xFFFCC22C) // (PWMC_CH1) Channel Counter Register\r
1705 #define AT91C_PWMC_CH1_CDTYR ((AT91_REG *)      0xFFFCC224) // (PWMC_CH1) Channel Duty Cycle Register\r
1706 #define AT91C_PWMC_CH1_CMR ((AT91_REG *)        0xFFFCC220) // (PWMC_CH1) Channel Mode Register\r
1707 // ========== Register definition for PWMC_CH0 peripheral ==========\r
1708 #define AT91C_PWMC_CH0_Reserved ((AT91_REG *)   0xFFFCC214) // (PWMC_CH0) Reserved\r
1709 #define AT91C_PWMC_CH0_CPRDR ((AT91_REG *)      0xFFFCC208) // (PWMC_CH0) Channel Period Register\r
1710 #define AT91C_PWMC_CH0_CDTYR ((AT91_REG *)      0xFFFCC204) // (PWMC_CH0) Channel Duty Cycle Register\r
1711 #define AT91C_PWMC_CH0_CMR ((AT91_REG *)        0xFFFCC200) // (PWMC_CH0) Channel Mode Register\r
1712 #define AT91C_PWMC_CH0_CUPDR ((AT91_REG *)      0xFFFCC210) // (PWMC_CH0) Channel Update Register\r
1713 #define AT91C_PWMC_CH0_CCNTR ((AT91_REG *)      0xFFFCC20C) // (PWMC_CH0) Channel Counter Register\r
1714 // ========== Register definition for PWMC peripheral ==========\r
1715 #define AT91C_PWMC_IDR  ((AT91_REG *)   0xFFFCC014) // (PWMC) PWMC Interrupt Disable Register\r
1716 #define AT91C_PWMC_DIS  ((AT91_REG *)   0xFFFCC008) // (PWMC) PWMC Disable Register\r
1717 #define AT91C_PWMC_IER  ((AT91_REG *)   0xFFFCC010) // (PWMC) PWMC Interrupt Enable Register\r
1718 #define AT91C_PWMC_VR   ((AT91_REG *)   0xFFFCC0FC) // (PWMC) PWMC Version Register\r
1719 #define AT91C_PWMC_ISR  ((AT91_REG *)   0xFFFCC01C) // (PWMC) PWMC Interrupt Status Register\r
1720 #define AT91C_PWMC_SR   ((AT91_REG *)   0xFFFCC00C) // (PWMC) PWMC Status Register\r
1721 #define AT91C_PWMC_IMR  ((AT91_REG *)   0xFFFCC018) // (PWMC) PWMC Interrupt Mask Register\r
1722 #define AT91C_PWMC_MR   ((AT91_REG *)   0xFFFCC000) // (PWMC) PWMC Mode Register\r
1723 #define AT91C_PWMC_ENA  ((AT91_REG *)   0xFFFCC004) // (PWMC) PWMC Enable Register\r
1724 // ========== Register definition for UDP peripheral ==========\r
1725 #define AT91C_UDP_IMR   ((AT91_REG *)   0xFFFB0018) // (UDP) Interrupt Mask Register\r
1726 #define AT91C_UDP_FADDR ((AT91_REG *)   0xFFFB0008) // (UDP) Function Address Register\r
1727 #define AT91C_UDP_NUM   ((AT91_REG *)   0xFFFB0000) // (UDP) Frame Number Register\r
1728 #define AT91C_UDP_FDR   ((AT91_REG *)   0xFFFB0050) // (UDP) Endpoint FIFO Data Register\r
1729 #define AT91C_UDP_ISR   ((AT91_REG *)   0xFFFB001C) // (UDP) Interrupt Status Register\r
1730 #define AT91C_UDP_CSR   ((AT91_REG *)   0xFFFB0030) // (UDP) Endpoint Control and Status Register\r
1731 #define AT91C_UDP_IDR   ((AT91_REG *)   0xFFFB0014) // (UDP) Interrupt Disable Register\r
1732 #define AT91C_UDP_ICR   ((AT91_REG *)   0xFFFB0020) // (UDP) Interrupt Clear Register\r
1733 #define AT91C_UDP_RSTEP ((AT91_REG *)   0xFFFB0028) // (UDP) Reset Endpoint Register\r
1734 #define AT91C_UDP_TXVC  ((AT91_REG *)   0xFFFB0074) // (UDP) Transceiver Control Register\r
1735 #define AT91C_UDP_GLBSTATE ((AT91_REG *)        0xFFFB0004) // (UDP) Global State Register\r
1736 #define AT91C_UDP_IER   ((AT91_REG *)   0xFFFB0010) // (UDP) Interrupt Enable Register\r
1737 \r
1738 // *****************************************************************************\r
1739 //               PIO DEFINITIONS FOR AT91SAM7S256\r
1740 // *****************************************************************************\r
1741 #define AT91C_PIO_PA0        ((unsigned int) 1 <<  0) // Pin Controlled by PA0\r
1742 #define AT91C_PA0_PWM0     ((unsigned int) AT91C_PIO_PA0) //  PWM Channel 0\r
1743 #define AT91C_PA0_TIOA0    ((unsigned int) AT91C_PIO_PA0) //  Timer Counter 0 Multipurpose Timer I/O Pin A\r
1744 #define AT91C_PIO_PA1        ((unsigned int) 1 <<  1) // Pin Controlled by PA1\r
1745 #define AT91C_PA1_PWM1     ((unsigned int) AT91C_PIO_PA1) //  PWM Channel 1\r
1746 #define AT91C_PA1_TIOB0    ((unsigned int) AT91C_PIO_PA1) //  Timer Counter 0 Multipurpose Timer I/O Pin B\r
1747 #define AT91C_PIO_PA10       ((unsigned int) 1 << 10) // Pin Controlled by PA10\r
1748 #define AT91C_PA10_DTXD     ((unsigned int) AT91C_PIO_PA10) //  DBGU Debug Transmit Data\r
1749 #define AT91C_PA10_NPCS2    ((unsigned int) AT91C_PIO_PA10) //  SPI Peripheral Chip Select 2\r
1750 #define AT91C_PIO_PA11       ((unsigned int) 1 << 11) // Pin Controlled by PA11\r
1751 #define AT91C_PA11_NPCS0    ((unsigned int) AT91C_PIO_PA11) //  SPI Peripheral Chip Select 0\r
1752 #define AT91C_PA11_PWM0     ((unsigned int) AT91C_PIO_PA11) //  PWM Channel 0\r
1753 #define AT91C_PIO_PA12       ((unsigned int) 1 << 12) // Pin Controlled by PA12\r
1754 #define AT91C_PA12_MISO     ((unsigned int) AT91C_PIO_PA12) //  SPI Master In Slave\r
1755 #define AT91C_PA12_PWM1     ((unsigned int) AT91C_PIO_PA12) //  PWM Channel 1\r
1756 #define AT91C_PIO_PA13       ((unsigned int) 1 << 13) // Pin Controlled by PA13\r
1757 #define AT91C_PA13_MOSI     ((unsigned int) AT91C_PIO_PA13) //  SPI Master Out Slave\r
1758 #define AT91C_PA13_PWM2     ((unsigned int) AT91C_PIO_PA13) //  PWM Channel 2\r
1759 #define AT91C_PIO_PA14       ((unsigned int) 1 << 14) // Pin Controlled by PA14\r
1760 #define AT91C_PA14_SPCK     ((unsigned int) AT91C_PIO_PA14) //  SPI Serial Clock\r
1761 #define AT91C_PA14_PWM3     ((unsigned int) AT91C_PIO_PA14) //  PWM Channel 3\r
1762 #define AT91C_PIO_PA15       ((unsigned int) 1 << 15) // Pin Controlled by PA15\r
1763 #define AT91C_PA15_TF       ((unsigned int) AT91C_PIO_PA15) //  SSC Transmit Frame Sync\r
1764 #define AT91C_PA15_TIOA1    ((unsigned int) AT91C_PIO_PA15) //  Timer Counter 1 Multipurpose Timer I/O Pin A\r
1765 #define AT91C_PIO_PA16       ((unsigned int) 1 << 16) // Pin Controlled by PA16\r
1766 #define AT91C_PA16_TK       ((unsigned int) AT91C_PIO_PA16) //  SSC Transmit Clock\r
1767 #define AT91C_PA16_TIOB1    ((unsigned int) AT91C_PIO_PA16) //  Timer Counter 1 Multipurpose Timer I/O Pin B\r
1768 #define AT91C_PIO_PA17       ((unsigned int) 1 << 17) // Pin Controlled by PA17\r
1769 #define AT91C_PA17_TD       ((unsigned int) AT91C_PIO_PA17) //  SSC Transmit data\r
1770 #define AT91C_PA17_PCK1     ((unsigned int) AT91C_PIO_PA17) //  PMC Programmable Clock Output 1\r
1771 #define AT91C_PIO_PA18       ((unsigned int) 1 << 18) // Pin Controlled by PA18\r
1772 #define AT91C_PA18_RD       ((unsigned int) AT91C_PIO_PA18) //  SSC Receive Data\r
1773 #define AT91C_PA18_PCK2     ((unsigned int) AT91C_PIO_PA18) //  PMC Programmable Clock Output 2\r
1774 #define AT91C_PIO_PA19       ((unsigned int) 1 << 19) // Pin Controlled by PA19\r
1775 #define AT91C_PA19_RK       ((unsigned int) AT91C_PIO_PA19) //  SSC Receive Clock\r
1776 #define AT91C_PA19_FIQ      ((unsigned int) AT91C_PIO_PA19) //  AIC Fast Interrupt Input\r
1777 #define AT91C_PIO_PA2        ((unsigned int) 1 <<  2) // Pin Controlled by PA2\r
1778 #define AT91C_PA2_PWM2     ((unsigned int) AT91C_PIO_PA2) //  PWM Channel 2\r
1779 #define AT91C_PA2_SCK0     ((unsigned int) AT91C_PIO_PA2) //  USART 0 Serial Clock\r
1780 #define AT91C_PIO_PA20       ((unsigned int) 1 << 20) // Pin Controlled by PA20\r
1781 #define AT91C_PA20_RF       ((unsigned int) AT91C_PIO_PA20) //  SSC Receive Frame Sync\r
1782 #define AT91C_PA20_IRQ0     ((unsigned int) AT91C_PIO_PA20) //  External Interrupt 0\r
1783 #define AT91C_PIO_PA21       ((unsigned int) 1 << 21) // Pin Controlled by PA21\r
1784 #define AT91C_PA21_RXD1     ((unsigned int) AT91C_PIO_PA21) //  USART 1 Receive Data\r
1785 #define AT91C_PA21_PCK1     ((unsigned int) AT91C_PIO_PA21) //  PMC Programmable Clock Output 1\r
1786 #define AT91C_PIO_PA22       ((unsigned int) 1 << 22) // Pin Controlled by PA22\r
1787 #define AT91C_PA22_TXD1     ((unsigned int) AT91C_PIO_PA22) //  USART 1 Transmit Data\r
1788 #define AT91C_PA22_NPCS3    ((unsigned int) AT91C_PIO_PA22) //  SPI Peripheral Chip Select 3\r
1789 #define AT91C_PIO_PA23       ((unsigned int) 1 << 23) // Pin Controlled by PA23\r
1790 #define AT91C_PA23_SCK1     ((unsigned int) AT91C_PIO_PA23) //  USART 1 Serial Clock\r
1791 #define AT91C_PA23_PWM0     ((unsigned int) AT91C_PIO_PA23) //  PWM Channel 0\r
1792 #define AT91C_PIO_PA24       ((unsigned int) 1 << 24) // Pin Controlled by PA24\r
1793 #define AT91C_PA24_RTS1     ((unsigned int) AT91C_PIO_PA24) //  USART 1 Ready To Send\r
1794 #define AT91C_PA24_PWM1     ((unsigned int) AT91C_PIO_PA24) //  PWM Channel 1\r
1795 #define AT91C_PIO_PA25       ((unsigned int) 1 << 25) // Pin Controlled by PA25\r
1796 #define AT91C_PA25_CTS1     ((unsigned int) AT91C_PIO_PA25) //  USART 1 Clear To Send\r
1797 #define AT91C_PA25_PWM2     ((unsigned int) AT91C_PIO_PA25) //  PWM Channel 2\r
1798 #define AT91C_PIO_PA26       ((unsigned int) 1 << 26) // Pin Controlled by PA26\r
1799 #define AT91C_PA26_DCD1     ((unsigned int) AT91C_PIO_PA26) //  USART 1 Data Carrier Detect\r
1800 #define AT91C_PA26_TIOA2    ((unsigned int) AT91C_PIO_PA26) //  Timer Counter 2 Multipurpose Timer I/O Pin A\r
1801 #define AT91C_PIO_PA27       ((unsigned int) 1 << 27) // Pin Controlled by PA27\r
1802 #define AT91C_PA27_DTR1     ((unsigned int) AT91C_PIO_PA27) //  USART 1 Data Terminal ready\r
1803 #define AT91C_PA27_TIOB2    ((unsigned int) AT91C_PIO_PA27) //  Timer Counter 2 Multipurpose Timer I/O Pin B\r
1804 #define AT91C_PIO_PA28       ((unsigned int) 1 << 28) // Pin Controlled by PA28\r
1805 #define AT91C_PA28_DSR1     ((unsigned int) AT91C_PIO_PA28) //  USART 1 Data Set ready\r
1806 #define AT91C_PA28_TCLK1    ((unsigned int) AT91C_PIO_PA28) //  Timer Counter 1 external clock input\r
1807 #define AT91C_PIO_PA29       ((unsigned int) 1 << 29) // Pin Controlled by PA29\r
1808 #define AT91C_PA29_RI1      ((unsigned int) AT91C_PIO_PA29) //  USART 1 Ring Indicator\r
1809 #define AT91C_PA29_TCLK2    ((unsigned int) AT91C_PIO_PA29) //  Timer Counter 2 external clock input\r
1810 #define AT91C_PIO_PA3        ((unsigned int) 1 <<  3) // Pin Controlled by PA3\r
1811 #define AT91C_PA3_TWD      ((unsigned int) AT91C_PIO_PA3) //  TWI Two-wire Serial Data\r
1812 #define AT91C_PA3_NPCS3    ((unsigned int) AT91C_PIO_PA3) //  SPI Peripheral Chip Select 3\r
1813 #define AT91C_PIO_PA30       ((unsigned int) 1 << 30) // Pin Controlled by PA30\r
1814 #define AT91C_PA30_IRQ1     ((unsigned int) AT91C_PIO_PA30) //  External Interrupt 1\r
1815 #define AT91C_PA30_NPCS2    ((unsigned int) AT91C_PIO_PA30) //  SPI Peripheral Chip Select 2\r
1816 #define AT91C_PIO_PA31       ((unsigned int) 1 << 31) // Pin Controlled by PA31\r
1817 #define AT91C_PA31_NPCS1    ((unsigned int) AT91C_PIO_PA31) //  SPI Peripheral Chip Select 1\r
1818 #define AT91C_PA31_PCK2     ((unsigned int) AT91C_PIO_PA31) //  PMC Programmable Clock Output 2\r
1819 #define AT91C_PIO_PA4        ((unsigned int) 1 <<  4) // Pin Controlled by PA4\r
1820 #define AT91C_PA4_TWCK     ((unsigned int) AT91C_PIO_PA4) //  TWI Two-wire Serial Clock\r
1821 #define AT91C_PA4_TCLK0    ((unsigned int) AT91C_PIO_PA4) //  Timer Counter 0 external clock input\r
1822 #define AT91C_PIO_PA5        ((unsigned int) 1 <<  5) // Pin Controlled by PA5\r
1823 #define AT91C_PA5_RXD0     ((unsigned int) AT91C_PIO_PA5) //  USART 0 Receive Data\r
1824 #define AT91C_PA5_NPCS3    ((unsigned int) AT91C_PIO_PA5) //  SPI Peripheral Chip Select 3\r
1825 #define AT91C_PIO_PA6        ((unsigned int) 1 <<  6) // Pin Controlled by PA6\r
1826 #define AT91C_PA6_TXD0     ((unsigned int) AT91C_PIO_PA6) //  USART 0 Transmit Data\r
1827 #define AT91C_PA6_PCK0     ((unsigned int) AT91C_PIO_PA6) //  PMC Programmable Clock Output 0\r
1828 #define AT91C_PIO_PA7        ((unsigned int) 1 <<  7) // Pin Controlled by PA7\r
1829 #define AT91C_PA7_RTS0     ((unsigned int) AT91C_PIO_PA7) //  USART 0 Ready To Send\r
1830 #define AT91C_PA7_PWM3     ((unsigned int) AT91C_PIO_PA7) //  PWM Channel 3\r
1831 #define AT91C_PIO_PA8        ((unsigned int) 1 <<  8) // Pin Controlled by PA8\r
1832 #define AT91C_PA8_CTS0     ((unsigned int) AT91C_PIO_PA8) //  USART 0 Clear To Send\r
1833 #define AT91C_PA8_ADTRG    ((unsigned int) AT91C_PIO_PA8) //  ADC External Trigger\r
1834 #define AT91C_PIO_PA9        ((unsigned int) 1 <<  9) // Pin Controlled by PA9\r
1835 #define AT91C_PA9_DRXD     ((unsigned int) AT91C_PIO_PA9) //  DBGU Debug Receive Data\r
1836 #define AT91C_PA9_NPCS1    ((unsigned int) AT91C_PIO_PA9) //  SPI Peripheral Chip Select 1\r
1837 \r
1838 // *****************************************************************************\r
1839 //               PERIPHERAL ID DEFINITIONS FOR AT91SAM7S256\r
1840 // *****************************************************************************\r
1841 #define AT91C_ID_FIQ    ((unsigned int)  0) // Advanced Interrupt Controller (FIQ)\r
1842 #define AT91C_ID_SYS    ((unsigned int)  1) // System Peripheral\r
1843 #define AT91C_ID_PIOA   ((unsigned int)  2) // Parallel IO Controller\r
1844 #define AT91C_ID_3_Reserved ((unsigned int)  3) // Reserved\r
1845 #define AT91C_ID_ADC    ((unsigned int)  4) // Analog-to-Digital Converter\r
1846 #define AT91C_ID_SPI    ((unsigned int)  5) // Serial Peripheral Interface\r
1847 #define AT91C_ID_US0    ((unsigned int)  6) // USART 0\r
1848 #define AT91C_ID_US1    ((unsigned int)  7) // USART 1\r
1849 #define AT91C_ID_SSC    ((unsigned int)  8) // Serial Synchronous Controller\r
1850 #define AT91C_ID_TWI    ((unsigned int)  9) // Two-Wire Interface\r
1851 #define AT91C_ID_PWMC   ((unsigned int) 10) // PWM Controller\r
1852 #define AT91C_ID_UDP    ((unsigned int) 11) // USB Device Port\r
1853 #define AT91C_ID_TC0    ((unsigned int) 12) // Timer Counter 0\r
1854 #define AT91C_ID_TC1    ((unsigned int) 13) // Timer Counter 1\r
1855 #define AT91C_ID_TC2    ((unsigned int) 14) // Timer Counter 2\r
1856 #define AT91C_ID_15_Reserved ((unsigned int) 15) // Reserved\r
1857 #define AT91C_ID_16_Reserved ((unsigned int) 16) // Reserved\r
1858 #define AT91C_ID_17_Reserved ((unsigned int) 17) // Reserved\r
1859 #define AT91C_ID_18_Reserved ((unsigned int) 18) // Reserved\r
1860 #define AT91C_ID_19_Reserved ((unsigned int) 19) // Reserved\r
1861 #define AT91C_ID_20_Reserved ((unsigned int) 20) // Reserved\r
1862 #define AT91C_ID_21_Reserved ((unsigned int) 21) // Reserved\r
1863 #define AT91C_ID_22_Reserved ((unsigned int) 22) // Reserved\r
1864 #define AT91C_ID_23_Reserved ((unsigned int) 23) // Reserved\r
1865 #define AT91C_ID_24_Reserved ((unsigned int) 24) // Reserved\r
1866 #define AT91C_ID_25_Reserved ((unsigned int) 25) // Reserved\r
1867 #define AT91C_ID_26_Reserved ((unsigned int) 26) // Reserved\r
1868 #define AT91C_ID_27_Reserved ((unsigned int) 27) // Reserved\r
1869 #define AT91C_ID_28_Reserved ((unsigned int) 28) // Reserved\r
1870 #define AT91C_ID_29_Reserved ((unsigned int) 29) // Reserved\r
1871 #define AT91C_ID_IRQ0   ((unsigned int) 30) // Advanced Interrupt Controller (IRQ0)\r
1872 #define AT91C_ID_IRQ1   ((unsigned int) 31) // Advanced Interrupt Controller (IRQ1)\r
1873 \r
1874 // *****************************************************************************\r
1875 //               BASE ADDRESS DEFINITIONS FOR AT91SAM7S256\r
1876 // *****************************************************************************\r
1877 #define AT91C_BASE_SYS       ((AT91PS_SYS)      0xFFFFF000) // (SYS) Base Address\r
1878 #define AT91C_BASE_AIC       ((AT91PS_AIC)      0xFFFFF000) // (AIC) Base Address\r
1879 #define AT91C_BASE_PDC_DBGU  ((AT91PS_PDC)      0xFFFFF300) // (PDC_DBGU) Base Address\r
1880 #define AT91C_BASE_DBGU      ((AT91PS_DBGU)     0xFFFFF200) // (DBGU) Base Address\r
1881 #define AT91C_BASE_PIOA      ((AT91PS_PIO)      0xFFFFF400) // (PIOA) Base Address\r
1882 #define AT91C_BASE_CKGR      ((AT91PS_CKGR)     0xFFFFFC20) // (CKGR) Base Address\r
1883 #define AT91C_BASE_PMC       ((AT91PS_PMC)      0xFFFFFC00) // (PMC) Base Address\r
1884 #define AT91C_BASE_RSTC      ((AT91PS_RSTC)     0xFFFFFD00) // (RSTC) Base Address\r
1885 #define AT91C_BASE_RTTC      ((AT91PS_RTTC)     0xFFFFFD20) // (RTTC) Base Address\r
1886 #define AT91C_BASE_PITC      ((AT91PS_PITC)     0xFFFFFD30) // (PITC) Base Address\r
1887 #define AT91C_BASE_WDTC      ((AT91PS_WDTC)     0xFFFFFD40) // (WDTC) Base Address\r
1888 #define AT91C_BASE_VREG      ((AT91PS_VREG)     0xFFFFFD60) // (VREG) Base Address\r
1889 #define AT91C_BASE_MC        ((AT91PS_MC)       0xFFFFFF00) // (MC) Base Address\r
1890 #define AT91C_BASE_PDC_SPI   ((AT91PS_PDC)      0xFFFE0100) // (PDC_SPI) Base Address\r
1891 #define AT91C_BASE_SPI       ((AT91PS_SPI)      0xFFFE0000) // (SPI) Base Address\r
1892 #define AT91C_BASE_PDC_ADC   ((AT91PS_PDC)      0xFFFD8100) // (PDC_ADC) Base Address\r
1893 #define AT91C_BASE_ADC       ((AT91PS_ADC)      0xFFFD8000) // (ADC) Base Address\r
1894 #define AT91C_BASE_PDC_SSC   ((AT91PS_PDC)      0xFFFD4100) // (PDC_SSC) Base Address\r
1895 #define AT91C_BASE_SSC       ((AT91PS_SSC)      0xFFFD4000) // (SSC) Base Address\r
1896 #define AT91C_BASE_PDC_US1   ((AT91PS_PDC)      0xFFFC4100) // (PDC_US1) Base Address\r
1897 #define AT91C_BASE_US1       ((AT91PS_USART)    0xFFFC4000) // (US1) Base Address\r
1898 #define AT91C_BASE_PDC_US0   ((AT91PS_PDC)      0xFFFC0100) // (PDC_US0) Base Address\r
1899 #define AT91C_BASE_US0       ((AT91PS_USART)    0xFFFC0000) // (US0) Base Address\r
1900 #define AT91C_BASE_TWI       ((AT91PS_TWI)      0xFFFB8000) // (TWI) Base Address\r
1901 #define AT91C_BASE_TC0       ((AT91PS_TC)       0xFFFA0000) // (TC0) Base Address\r
1902 #define AT91C_BASE_TC1       ((AT91PS_TC)       0xFFFA0040) // (TC1) Base Address\r
1903 #define AT91C_BASE_TC2       ((AT91PS_TC)       0xFFFA0080) // (TC2) Base Address\r
1904 #define AT91C_BASE_TCB       ((AT91PS_TCB)      0xFFFA0000) // (TCB) Base Address\r
1905 #define AT91C_BASE_PWMC_CH3  ((AT91PS_PWMC_CH)  0xFFFCC260) // (PWMC_CH3) Base Address\r
1906 #define AT91C_BASE_PWMC_CH2  ((AT91PS_PWMC_CH)  0xFFFCC240) // (PWMC_CH2) Base Address\r
1907 #define AT91C_BASE_PWMC_CH1  ((AT91PS_PWMC_CH)  0xFFFCC220) // (PWMC_CH1) Base Address\r
1908 #define AT91C_BASE_PWMC_CH0  ((AT91PS_PWMC_CH)  0xFFFCC200) // (PWMC_CH0) Base Address\r
1909 #define AT91C_BASE_PWMC      ((AT91PS_PWMC)     0xFFFCC000) // (PWMC) Base Address\r
1910 #define AT91C_BASE_UDP       ((AT91PS_UDP)      0xFFFB0000) // (UDP) Base Address\r
1911 \r
1912 // *****************************************************************************\r
1913 //               MEMORY MAPPING DEFINITIONS FOR AT91SAM7S256\r
1914 // *****************************************************************************\r
1915 #define AT91C_ISRAM      ((char *)      0x00200000) // Internal SRAM base address\r
1916 #define AT91C_ISRAM_SIZE         ((unsigned int) 0x00010000) // Internal SRAM size in byte (64 Kbyte)\r
1917 #define AT91C_IFLASH     ((char *)      0x00100000) // Internal ROM base address\r
1918 #define AT91C_IFLASH_SIZE        ((unsigned int) 0x00040000) // Internal ROM size in byte (256 Kbyte)\r
1919 \r
1920 #endif\r