--- /dev/null
+PACKAGE asp_arch_arm_m_gcc
+
+cmsis/LPC17xx.h
+cmsis/core_cm3.h
+cmsis/system_LPC17xx.h
+MANIFEST
+Makefile.chip
+chip.tf
+chip_cfg1_out.h
+chip_check.tf
+chip_config.c
+chip_config.h
+chip_kernel.h
+chip_serial.cfg
+chip_serial.h
+chip_sil.h
+chip_stddef.h
+chip_syssvc.h
+chip_test.h
+chip_timer.cfg
+chip_timer.h
+chip_user.txt
+lpc1700.h
+chip_rename.def
+chip_rename.h
+chip_unrename.h
+
+
+INCLUDE ../../pdic/uart/MANIFEST
--- /dev/null
+#
+# Makefile のチップ依存部（LPC17xx用）
+#
+
+#
+# ディレクトリの定義
+#
+CHIPDIR = $(SRCDIR)/arch/$(PRC)_$(TOOL)/$(CHIP)_$(TOOL)
+
+#
+# GNU開発環境のターゲットアーキテクチャの定義
+#
+GCC_TARGET = arm-none-eabi
+
+#
+# コンパイルオプション
+#
+INCLUDES := $(INCLUDES) -I$(CHIPDIR) -I$(CHIPDIR)/cmsis
+CDEFS := $(CDEFS)
+COPTS := $(COPTS) -mcpu=cortex-m3
+
+#
+# カーネルに関する定義
+#
+KERNEL_DIR := $(KERNEL_DIR) $(CHIPDIR)
+KERNEL_ASMOBJS := $(KERNEL_ASMOBJS)
+KERNEL_COBJS := $(KERNEL_COBJS) chip_config.o core_timer.o
+KERNEL_CFLAGS := $(KERNEL_CFLAGS) -fno-strict-aliasing -mcpu=cortex-m3
+
+#
+# システムサービスに関する定義
+#
+SYSSVC_DIR := $(SYSSVC_DIR) $(SRCDIR)/pdic/uart
+SYSSVC_COBJS := $(SYSSVC_COBJS) uart.o
+
+
+#
+# トレースログに関する設定
+#
+ifeq ($(ENABLE_TRACE),true)
+ COPTS := $(COPTS) -DTOPPERS_ENABLE_TRACE
+ KERNEL_DIR := $(KERNEL_DIR) $(SRCDIR)/arch/logtrace
+ KERNEL_COBJS := $(KERNEL_COBJS) trace_config.o trace_dump.o
+endif
+
+#
+# ROM化時は ROM_BOOTをtrueに定義する
+#
+ifeq ($(ROM_BOOT),true)
+ CDEFS := $(CDEFS) -DROM_BOOT
+endif
+
+#
+# スタートアップモジュールに関する定義
+#
+# ldファイルに「STARTUP(start.o)」を記述したため，スタートアップモジュー
+# ルの名前をHIDDEN_OBJSに定義する．また，LDFLAGSに-nostdlibを追加している．
+#
+HIDDEN_OBJS = start.o
+
+$(HIDDEN_OBJS): %.o: %.S
+ $(CC) -c $(CFLAGS) $(KERNEL_CFLAGS) $<
+
+$(HIDDEN_OBJS:.o=.d): %.d: %.S
+ @$(PERL) $(SRCDIR)/utils/makedep -C $(CC) \
+ -O "$(CFLAGS) $(KERNEL_CFLAGS)" $< >> Makefile.depend
+
+LDFLAGS := -nostdlib $(LDFLAGS)
+
+#
+# 依存関係の定義
+#
+kernel_cfg.timestamp: $(CHIPDIR)/chip.tf
+$(OBJFILE): $(CHIPDIR)/chip_check.tf
+
+#
+# プロセッサ依存部のインクルード
+#
+include $(SRCDIR)/arch/$(PRC)_$(TOOL)/common/Makefile.core
--- /dev/null
+$
+$ パス2のターゲット依存テンプレート（NXP LPC17XX汎用）
+$
+
+$
+$ プロセッサ依存のテンプレートファイルのインクルード
+$
+$INCLUDE"arm_m_gcc/common/core.tf"$
--- /dev/null
+/**
+ * \addtogroup TOPPERS_CHIP
+ * \{
+ */
+
+/**
+ * \file chip_cfg1_out.h
+ * \brief cfg1_out.cをリンクするために必要なスタブの定義
+ */
+
+/*
+ * コア依存のスタブの定義を読み込む
+ */
+#include "arm_m_gcc/common/core_cfg1_out.h"
+
+/**
+ * \}
+ */
--- /dev/null
+$
+$ パス3のチップ依存テンプレート（NXP LPC17XX汎用）
+$
+
+$
+$ パス3のプロセッサ依存のテンプレートのインクルード
+$
+$INCLUDE"arm_m_gcc/common/core_check.tf"$
--- /dev/null
+/*
+ * TOPPERS/ASP Kernel
+ * Toyohashi Open Platform for Embedded Real-Time Systems/
+ * Advanced Standard Profile Kernel
+ *
+ * Copyright (C) 2000-2003 by Embedded and Real-Time Systems Laboratory
+ * Toyohashi Univ. of Technology, JAPAN
+ * Copyright (C) 2005-2007 by Embedded and Real-Time Systems Laboratory
+ * Graduate School of Information Science, Nagoya Univ., JAPAN
+ * Copyright (C) 2010 by TOPPERS/ASP for LPC project
+ * http://sourceforge.jp/projects/toppersasp4lpc/
+ *
+ * 上記著作権者は，以下の(1)〜(4)の条件を満たす場合に限り，本ソフトウェ
+ * ア（本ソフトウェアを改変したものを含む．以下同じ）を使用・複製・改
+ * 変・再配布（以下，利用と呼ぶ）することを無償で許諾する．
+ * (1) 本ソフトウェアをソースコードの形で利用する場合には，上記の著作
+ * 権表示，この利用条件および下記の無保証規定が，そのままの形でソー
+ * スコード中に含まれていること．
+ * (2) 本ソフトウェアを，ライブラリ形式など，他のソフトウェア開発に使
+ * 用できる形で再配布する場合には，再配布に伴うドキュメント（利用
+ * 者マニュアルなど）に，上記の著作権表示，この利用条件および下記
+ * の無保証規定を掲載すること．
+ * (3) 本ソフトウェアを，機器に組み込むなど，他のソフトウェア開発に使
+ * 用できない形で再配布する場合には，次のいずれかの条件を満たすこ
+ * と．
+ * (a) 再配布に伴うドキュメント（利用者マニュアルなど）に，上記の著
+ * 作権表示，この利用条件および下記の無保証規定を掲載すること．
+ * (b) 再配布の形態を，別に定める方法によって，TOPPERSプロジェクトに
+ * 報告すること．
+ * (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
+ * 害からも，上記著作権者およびTOPPERSプロジェクトを免責すること．
+ * また，本ソフトウェアのユーザまたはエンドユーザからのいかなる理
+ * 由に基づく請求からも，上記著作権者およびTOPPERSプロジェクトを
+ * 免責すること．
+ *
+ * 本ソフトウェアは，無保証で提供されているものである．上記著作権者お
+ * よびTOPPERSプロジェクトは，本ソフトウェアに関して，特定の使用目的
+ * に対する適合性も含めて，いかなる保証も行わない．また，本ソフトウェ
+ * アの利用により直接的または間接的に生じたいかなる損害に関しても，そ
+ * の責任を負わない．
+ *
+ */
+/**
+ * \addtogroup TOPPERS_CHIP
+ * \{
+ */
+/**
+ * \file chip_config.c
+ * \brief カーネル実装のチップ依存モジュール（LPC17xx汎用）
+ */
+#include "kernel_impl.h"
+#include <sil.h>
+#include "lpc1700.h"
+#include "target_serial.h"
+#include "target_syssvc.h"
+
+
+
+void chip_initialize(void)
+{
+
+ /*
+ * プロセッサ依存部の初期化
+ */
+ core_initialize();
+
+}
+
+extern void initPLL0(
+ pllClockSource_type clkSrc,
+ unsigned int isMainOsc20MHzMore,
+ unsigned int N,
+ unsigned int M,
+ unsigned int cpuClkDiv
+ )
+{
+
+ if ( clkSrc == eMainOsc )
+ {
+ // メインオシレータを使う場合には、周波数レンジに応じてSCSの設定を変える。
+ if ( isMainOsc20MHzMore )
+ LPC_SC->SCS = 1<<5;
+ else
+ LPC_SC->SCS = 1<<5 | 1<<4;
+
+ while
+ ((LPC_SC->SCS & (1<<6)) == 0); /* 発振器の準備が整うまで待つ */
+ }
+
+ LPC_SC->CCLKCFG = cpuClkDiv-1; /* CPUクロックデバイダの設定 */
+ LPC_SC->CLKSRCSEL = clkSrc; /* PLLに入力するクロック源の設定 */
+
+ LPC_SC->PLL0CFG = (N-1) <<16 | (M-1); /* 分周比と低倍比の設定 */
+ LPC_SC->PLL0FEED = 0xAA;
+ LPC_SC->PLL0FEED = 0x55;
+
+ LPC_SC->PLL0CON = 0x01; /* PLL0 イネーブル */
+ LPC_SC->PLL0FEED = 0xAA;
+ LPC_SC->PLL0FEED = 0x55;
+ while
+ (!(LPC_SC->PLL0STAT & (1<<26))); /* PLLの準備が整うまで待つ */
+
+ LPC_SC->PLL0CON = 0x03; /* PLL0 をクロックとして使う */
+ LPC_SC->PLL0FEED = 0xAA;
+ LPC_SC->PLL0FEED = 0x55;
+ while
+ (!(LPC_SC->PLL0STAT & ((1<<25) | (1<<24))));/* PLLの準備が整うまで待つ */
+
+
+}
+
+void chip_exit(void)
+{
+ /* チップ依存部の終了処理 */
+ core_terminate();
+}
+
+
+
+void chip_fput_log(char_t c)
+{
+ /* Newlineなら、CRも追加する */
+ if (c == '\n') {
+ sio_pol_snd_chr('\r', SIO_PORTID);
+ }
+ sio_pol_snd_chr(c, SIO_PORTID);
+}
+
+/**
+ * \brief 低レベルのターゲット依存の初期化
+ * \details
+ * メモリ初期化の前に呼び出される
+ * CCRのSTKALIGNビットをクリアする
+ * このビットはCORTEX-M3コアがR1からR2に変化する過程で"1"に変更された。クリアしないと
+ * TOPPERS/ASPはクラッシュする。
+ */
+void hardware_init_hook()
+{
+ SCB->CCR &= ~SCB_CCR_STKALIGN_Msk;
+}
+
+/**
+ * \}
+ */
+
+
--- /dev/null
+/*
+ * TOPPERS/ASP Kernel
+ * Toyohashi Open Platform for Embedded Real-Time Systems/
+ * Advanced Standard Profile Kernel
+ *
+ * Copyright (C) 2000-2003 by Embedded and Real-Time Systems Laboratory
+ * Toyohashi Univ. of Technology, JAPAN
+ * Copyright (C) 2005-2007 by Embedded and Real-Time Systems Laboratory
+ * Graduate School of Information Science, Nagoya Univ., JAPAN
+ * Copyright (C) 2010 by TOPPERS/ASP for LPC project
+ * http://sourceforge.jp/projects/toppersasp4lpc/
+ *
+ * 上記著作権者は，以下の(1)〜(4)の条件を満たす場合に限り，本ソフトウェ
+ * ア（本ソフトウェアを改変したものを含む．以下同じ）を使用・複製・改
+ * 変・再配布（以下，利用と呼ぶ）することを無償で許諾する．
+ * (1) 本ソフトウェアをソースコードの形で利用する場合には，上記の著作
+ * 権表示，この利用条件および下記の無保証規定が，そのままの形でソー
+ * スコード中に含まれていること．
+ * (2) 本ソフトウェアを，ライブラリ形式など，他のソフトウェア開発に使
+ * 用できる形で再配布する場合には，再配布に伴うドキュメント（利用
+ * 者マニュアルなど）に，上記の著作権表示，この利用条件および下記
+ * の無保証規定を掲載すること．
+ * (3) 本ソフトウェアを，機器に組み込むなど，他のソフトウェア開発に使
+ * 用できない形で再配布する場合には，次のいずれかの条件を満たすこ
+ * と．
+ * (a) 再配布に伴うドキュメント（利用者マニュアルなど）に，上記の著
+ * 作権表示，この利用条件および下記の無保証規定を掲載すること．
+ * (b) 再配布の形態を，別に定める方法によって，TOPPERSプロジェクトに
+ * 報告すること．
+ * (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
+ * 害からも，上記著作権者およびTOPPERSプロジェクトを免責すること．
+ * また，本ソフトウェアのユーザまたはエンドユーザからのいかなる理
+ * 由に基づく請求からも，上記著作権者およびTOPPERSプロジェクトを
+ * 免責すること．
+ *
+ * 本ソフトウェアは，無保証で提供されているものである．上記著作権者お
+ * よびTOPPERSプロジェクトは，本ソフトウェアに関して，特定の使用目的
+ * に対する適合性も含めて，いかなる保証も行わない．また，本ソフトウェ
+ * アの利用により直接的または間接的に生じたいかなる損害に関しても，そ
+ * の責任を負わない．
+ *
+ */
+
+#ifndef TOPPERS_CHIP_CONFIG_H
+#define TOPPERS_CHIP_CONFIG_H
+/**
+ * \addtogroup TOPPERS_CHIP
+ * \{
+ */
+
+/**
+ * \file chip_config.h
+ * \brief カーネル実装のチップ依存部モジュール（NXP LPC17XX用汎用）
+ * \details
+ * カーネルのターゲット依存部のインクルードファイル．kernel_impl.hのター
+ * ゲット依存部の位置付けとなす．
+ */
+
+/*
+ * チップ依存部の読み込み
+ */
+#include "lpc1700.h"
+
+/*
+ * トレースログに関する設定
+ */
+#ifdef TOPPERS_ENABLE_TRACE
+#include "logtrace/trace_config.h"
+#endif /* TOPPERS_ENABLE_TRACE */
+
+
+
+
+/**
+ * \brief 非タスクコンテキスト用スタックポインタの初期値を格納する変数
+ * \details
+ * porting.txtは、*_kernel_istkptを変数として使い、そこに非タスクコンテキスト用
+ * スタックポインタの初期値を格納することを要請している。LPC1763の場合、*_kernel_istkptの
+ * 値は、SRAM実行とROM実行で異なる。これに対応するため、LDスクリプトで例外ベクトルの先頭を
+ * 指す値、_vector_start_lmaを作り、_kernel_istkptとして使用している。
+ */
+#define _kernel_istkpt _vector_start_lma
+
+#ifndef DEFAULT_ISTKSZ
+/**
+ * \brief デフォルトの非タスクコンテキスト用のスタック領域の定義
+ * \details
+ * 割り込み用のスタックのサイズを指定する。8の倍数として指定すること。このマクロは
+ * ターゲット依存部で指定していない場合にのみ使用される。
+ */
+#define DEFAULT_ISTKSZ (2048)
+#endif
+
+
+
+#ifndef TOPPERS_MACRO_ONLY
+
+/**
+ * @brief PLLのクロックソース。 initPLL0に渡して使う。
+ */
+typedef enum { eIrc, eMainOsc, eRtcOsc} pllClockSource_type;
+
+/**
+ * @param clkSrc PLLのソースとなるクロック。eIrc, eMainOsc, eRtcOscのうち一つを指定する。
+ * @param isMainOsc20MHzMore メイン発振器の周波数が20MHz以上なら真を渡す
+ * @param M 逓倍比を決める整数。6から512が許される。
+ * @param N PLLのリファレンス入力の分周比を決める整数。1から32が許される
+ * @param cpuClkDiv PLLの出力の分周器。1/cpuClkDivになる。0,1,2は禁止。
+ * @details
+ * PLL0の周波数を設定する。クロックソースとなる発振器、その周波数、PLLのデバイダ、PLL後のデバイダを
+ * 指定する。生成するクロックの周波数は以下の通りとなる。CCLKがCPUのコアクロックである。
+ * @code
+ * PLLCLK = (2 × M × FIN) / N
+ * CCLK = PLLCLK / cpuClkDiv
+ * @endcode
+ * LPC1768のPLLに関しては次のような物理上限値がNXPによって定められている
+ * - 入力は32kHz - 50MHz (UM10360, section 5.1)
+ * - PLL出力は 275MHz - 550MHz (同上)
+ * - CCLKは最大100MHz (データシート)
+ *
+ * このプログラムはNXP社のCMSIS中のルーチンをコピーし、改良したものである。
+ */
+extern void initPLL0(
+ pllClockSource_type clkSrc,
+ unsigned int isMainOsc20MHzMore,
+ unsigned int N,
+ unsigned int M,
+ unsigned int cpuClkDiv
+ );
+
+
+/**
+ * \brief チップ依存の初期化
+ * \details
+ * この館数はtarget_initializeから呼ぶことを前提としている。
+ */
+extern void chip_initialize(void);
+
+/**
+ * \brief チップの終了処理
+ * \details
+ * システムを終了する時に使う．この関数はtarget_exit()から
+ * 呼ぶことを前提としており、prc_terminate()を呼び、処理が終了すると制御を戻す。
+ */
+extern void chip_exit(void);
+
+/**
+ * \brief システムログの低レベル出力のための文字出力
+ * \param c 出力キャラクタ
+ * \details
+ * コンソールに１文字出力する。
+ */
+extern void chip_fput_log(char_t c);
+
+
+#endif /* TOPPERS_MACRO_ONLY */
+
+/*
+ * プロセッサ依存モジュール（ARM-M用）
+ */
+#include "arm_m_gcc/common/core_config.h"
+
+#endif /* TOPPERS_CHIP_CONFIG_H */
+
+/**
+ * \}
+ */
+
--- /dev/null
+/*
+ * TOPPERS/ASP Kernel
+ * Toyohashi Open Platform for Embedded Real-Time Systems/
+ * Advanced Standard Profile Kernel
+ *
+ * Copyright (C) 2007 by Embedded and Real-Time Systems Laboratory
+ * Graduate School of Information Science, Nagoya Univ., JAPAN
+ * Copyright (C) 2010 by TOPPERS/ASP for LPC project
+ * http://sourceforge.jp/projects/toppersasp4lpc/
+ *
+ *
+ * 上記著作権者は，以下の(1)〜(4)の条件を満たす場合に限り，本ソフトウェ
+ * ア（本ソフトウェアを改変したものを含む．以下同じ）を使用・複製・改
+ * 変・再配布（以下，利用と呼ぶ）することを無償で許諾する．
+ * (1) 本ソフトウェアをソースコードの形で利用する場合には，上記の著作
+ * 権表示，この利用条件および下記の無保証規定が，そのままの形でソー
+ * スコード中に含まれていること．
+ * (2) 本ソフトウェアを，ライブラリ形式など，他のソフトウェア開発に使
+ * 用できる形で再配布する場合には，再配布に伴うドキュメント（利用
+ * 者マニュアルなど）に，上記の著作権表示，この利用条件および下記
+ * の無保証規定を掲載すること．
+ * (3) 本ソフトウェアを，機器に組み込むなど，他のソフトウェア開発に使
+ * 用できない形で再配布する場合には，次のいずれかの条件を満たすこ
+ * と．
+ * (a) 再配布に伴うドキュメント（利用者マニュアルなど）に，上記の著
+ * 作権表示，この利用条件および下記の無保証規定を掲載すること．
+ * (b) 再配布の形態を，別に定める方法によって，TOPPERSプロジェクトに
+ * 報告すること．
+ * (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
+ * 害からも，上記著作権者およびTOPPERSプロジェクトを免責すること．
+ * また，本ソフトウェアのユーザまたはエンドユーザからのいかなる理
+ * 由に基づく請求からも，上記著作権者およびTOPPERSプロジェクトを
+ * 免責すること．
+ *
+ * 本ソフトウェアは，無保証で提供されているものである．上記著作権者お
+ * よびTOPPERSプロジェクトは，本ソフトウェアに関して，特定の使用目的
+ * に対する適合性も含めて，いかなる保証も行わない．また，本ソフトウェ
+ * アの利用により直接的または間接的に生じたいかなる損害に関しても，そ
+ * の責任を負わない．
+ *
+ */
+/**
+ * \addtogroup TOPPERS_CHIP
+ * \{
+ */
+
+
+/**
+ * \file chip_kernel.h
+ * \brief kernel.hのターゲット依存部（NXP LPC17XX汎用）
+ * \details
+ * このインクルードファイルは，kernel.hでインクルードされる．他のファ
+ * イルから直接インクルードすることはない．このファイルをインクルード
+ * する前に，t_stddef.hがインクルードされるので，それらに依存してもよ
+ * い．
+ */
+
+#ifndef TOPPERS_CHIP_KERNEL_H
+#define TOPPERS_CHIP_KERNEL_H
+
+/**
+ * \brief 割込み優先度の最小値（最高値）。
+ * \details
+ * SoC設計者によるCORTEX-M3のコンフィギュレーションに従った値を
+ * 指定する。 prc_user.txtによれば、CORTEX-M3においてはTMIN_INTPRIの値は
+ * \code
+ * -(2^(TBITW_IPRI)) + (2^TBITW_SUBIPRI)) 〜 -1
+ * \endcode
+ * の範囲内にしなければならない。UM10360によれば、LPC1768は
+ * TBIW_IPRI = 5, TBITW_SUIPRI = 0となるため、上記範囲は
+ * \code
+ * -32 + 1 〜 -1
+ * \endcode
+ * となる。そこで、lpc1700_gcc依存部では、TMIN_INTPRIを-31と定めている。
+ *
+ */
+#define TMIN_INTPRI (-31)
+
+/**
+ * \brief サポートする機能の定義
+ * \details
+ * get_utim()関数をアプリケーションに提供することを宣言する。
+ */
+#define TOPPERS_SUPPORT_GET_UTM /* get_utmをサポートする */
+
+/**
+ * \brief タイムティックの周期の分子
+ * \details
+ * porting.txtの５章で要請されており、タイマーの割り込み周期から
+ * 1mSのシステム・タイマーを作るために宣言する。タイマーの割り込み
+ * 周期が1mSなら、1でいい。
+ */
+#define TIC_NUME 1U
+
+/**
+ * \brief タイムティックの周期の分母
+ * \details
+ * porting.txtの５章で要請されており、タイマーの割り込み周期から
+ * 1mSのシステム・タイマーを作るために宣言する。タイマーの割り込み
+ * 周期が1mSなら、1でいい。
+ */
+#define TIC_DENO 1U
+
+/*
+ * プロセッサで共通な定義
+ */
+#include "arm_m_gcc/common/core_kernel.h"
+
+#endif /* TOPPERS_CHIP_KERNEL_H */
+
+/**
+ * \}
+ */
+
+
--- /dev/null
+INCLUDE "arm_m_gcc/common/core"
+
+chip_initialize
+initPLL0
+chip_exit
+chip_fput_log
\ No newline at end of file
--- /dev/null
+/* This file is generated from chip_rename.def by genrename. */
+
+#ifndef TOPPERS_CHIP_RENAME_H
+#define TOPPERS_CHIP_RENAME_H
+
+
+#define chip_initialize _kernel_chip_initialize
+#define initPLL0 _kernel_initPLL0
+#define chip_exit _kernel_chip_exit
+#define chip_fput_log _kernel_chip_fput_log
+
+#ifdef TOPPERS_LABEL_ASM
+
+
+#define _chip_initialize __kernel_chip_initialize
+#define _initPLL0 __kernel_initPLL0
+#define _chip_exit __kernel_chip_exit
+#define _chip_fput_log __kernel_chip_fput_log
+
+#endif /* TOPPERS_LABEL_ASM */
+
+#include "arm_m_gcc/common/core_rename.h"
+
+#endif /* TOPPERS_CHIP_RENAME_H */
--- /dev/null
+/*
+ * SIOドライバ（UART汎用）のコンフィグレーションファイル
+ */
+
+#include "target_serial.h"
+ATT_INI({ TA_NULL, 0, sio_initialize });
+ATT_ISR({ TA_NULL, SIO_PORTID, INTNO_SIO, sio_isr, 1 });
+CFG_INT(INTNO_SIO, { TA_ENAINT|INTATR_SIO, INTPRI_SIO });
--- /dev/null
+/*
+ * TOPPERS/ASP Kernel
+ * Toyohashi Open Platform for Embedded Real-Time Systems/
+ * Advanced Standard Profile Kernel
+ *
+ * Copyright (C) 2007 by Embedded and Real-Time Systems Laboratory
+ * Graduate School of Information Science, Nagoya Univ., JAPAN
+ * Copyright (C) 2010 by TOPPERS/ASP for LPC project
+ * http://sourceforge.jp/projects/toppersasp4lpc/
+ *
+ *
+ * 上記著作権者は，以下の(1)〜(4)の条件を満たす場合に限り，本ソフトウェ
+ * ア（本ソフトウェアを改変したものを含む．以下同じ）を使用・複製・改
+ * 変・再配布（以下，利用と呼ぶ）することを無償で許諾する．
+ * (1) 本ソフトウェアをソースコードの形で利用する場合には，上記の著作
+ * 権表示，この利用条件および下記の無保証規定が，そのままの形でソー
+ * スコード中に含まれていること．
+ * (2) 本ソフトウェアを，ライブラリ形式など，他のソフトウェア開発に使
+ * 用できる形で再配布する場合には，再配布に伴うドキュメント（利用
+ * 者マニュアルなど）に，上記の著作権表示，この利用条件および下記
+ * の無保証規定を掲載すること．
+ * (3) 本ソフトウェアを，機器に組み込むなど，他のソフトウェア開発に使
+ * 用できない形で再配布する場合には，次のいずれかの条件を満たすこ
+ * と．
+ * (a) 再配布に伴うドキュメント（利用者マニュアルなど）に，上記の著
+ * 作権表示，この利用条件および下記の無保証規定を掲載すること．
+ * (b) 再配布の形態を，別に定める方法によって，TOPPERSプロジェクトに
+ * 報告すること．
+ * (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
+ * 害からも，上記著作権者およびTOPPERSプロジェクトを免責すること．
+ * また，本ソフトウェアのユーザまたはエンドユーザからのいかなる理
+ * 由に基づく請求からも，上記著作権者およびTOPPERSプロジェクトを
+ * 免責すること．
+ *
+ * 本ソフトウェアは，無保証で提供されているものである．上記著作権者お
+ * よびTOPPERSプロジェクトは，本ソフトウェアに関して，特定の使用目的
+ * に対する適合性も含めて，いかなる保証も行わない．また，本ソフトウェ
+ * アの利用により直接的または間接的に生じたいかなる損害に関しても，そ
+ * の責任を負わない．
+ *
+ */
+
+/**
+ * \addtogroup TOPPERS_CHIP
+ * \{
+ */
+
+/**
+ * \file chip_serial.h
+ * \brief シリアルI/Oデバイス（SIO）ドライバ（UART汎用）
+ * \details
+ * このファイルはasp/pdic/uart/uart.hをそのまま読み込む。
+ * それによって、あらかじめ用意されているuartドライバを使用する。
+ */
+
+#ifndef TOPPERS_CHIP_SERIAL_H
+#define TOPPERS_CHIP_SERIAL_H
+
+#include "../../pdic/uart/uart.h"
+
+/**
+ * \brief 割込み優先度
+ * \details
+ * UART割込みハンドラ登録のための定数。コンフィギュレータが静的コンフィギュレーション時に、シリアルポート登録用
+ * 引数として使う。
+ */
+
+#define INTPRI_SIO -3 /* 割込み優先度 */
+
+/**
+ * \brief 割込み優先度
+ * \details
+ * UART割込みハンドラ登録のための定数。コンフィギュレータが静的コンフィギュレーション時に、シリアルポート登録用
+ * 引数として使う。この値は0でかまわない。
+ */
+#define INTATR_SIO 0 /* 割込み属性 */
+
+#endif /* TOPPERS_CHIP_SERIAL_H */
+/**
+ * \}
+ */
+
--- /dev/null
+/*
+ * TOPPERS Software
+ * Toyohashi Open Platform for Embedded Real-Time Systems
+ *
+ * Copyright (C) 2007 by Embedded and Real-Time Systems Laboratory
+ * Graduate School of Information Science, Nagoya Univ., JAPAN
+ * Copyright (C) 2010 by TOPPERS/ASP for LPC project
+ * http://sourceforge.jp/projects/toppersasp4lpc/
+ *
+ *
+ * 上記著作権者は，以下の(1)〜(4)の条件を満たす場合に限り，本ソフトウェ
+ * ア（本ソフトウェアを改変したものを含む．以下同じ）を使用・複製・改
+ * 変・再配布（以下，利用と呼ぶ）することを無償で許諾する．
+ * (1) 本ソフトウェアをソースコードの形で利用する場合には，上記の著作
+ * 権表示，この利用条件および下記の無保証規定が，そのままの形でソー
+ * スコード中に含まれていること．
+ * (2) 本ソフトウェアを，ライブラリ形式など，他のソフトウェア開発に使
+ * 用できる形で再配布する場合には，再配布に伴うドキュメント（利用
+ * 者マニュアルなど）に，上記の著作権表示，この利用条件および下記
+ * の無保証規定を掲載すること．
+ * (3) 本ソフトウェアを，機器に組み込むなど，他のソフトウェア開発に使
+ * 用できない形で再配布する場合には，次のいずれかの条件を満たすこ
+ * と．
+ * (a) 再配布に伴うドキュメント（利用者マニュアルなど）に，上記の著
+ * 作権表示，この利用条件および下記の無保証規定を掲載すること．
+ * (b) 再配布の形態を，別に定める方法によって，TOPPERSプロジェクトに
+ * 報告すること．
+ * (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
+ * 害からも，上記著作権者およびTOPPERSプロジェクトを免責すること．
+ * また，本ソフトウェアのユーザまたはエンドユーザからのいかなる理
+ * 由に基づく請求からも，上記著作権者およびTOPPERSプロジェクトを
+ * 免責すること．
+ *
+ * 本ソフトウェアは，無保証で提供されているものである．上記著作権者お
+ * よびTOPPERSプロジェクトは，本ソフトウェアに関して，特定の使用目的
+ * に対する適合性も含めて，いかなる保証も行わない．また，本ソフトウェ
+ * アの利用により直接的または間接的に生じたいかなる損害に関しても，そ
+ * の責任を負わない．
+ *
+ */
+/**
+ * \addtogroup TOPPERS_CHIP
+ * \{
+ */
+
+/**
+ * \file chip_sil.h
+ * \brief sil.hのチップ依存部（NXP LPC17XX汎用）
+ * \details
+ * このインクルードファイルは，sil.hの先頭でインクルードされる．他のファ
+ * イルからは直接インクルードすることはない．このファイルをインクルー
+ * ドする前に，t_stddef.hがインクルードされるので，それらに依存しても
+ * よい．
+ */
+
+#ifndef TOPPERS_CHIP_SIL_H
+#define TOPPERS_CHIP_SIL_H
+
+/**
+ * \brief プロセッサのエンディアン宣言
+ * \details
+ * プロセッサがリトル・エンディアンの場合には、このマクロを宣言する。
+ * LPC17xxはリトル・エンディアンとして設計されている。
+ */
+#define SIL_ENDIAN_LITTLE
+
+/**
+ * \brief リセット時のMSP設定
+ * \details
+ * INIT_MSPを宣言すると、start.Sの中でリセット直後にMSPに初期値を代入する。
+ * この操作はLPC1700においてRAM上でGDBからダウンロードしたソフトを実行する場合に必要になる。
+ *
+ * デバッグ時に便利なので、ROM化、SRAM実行いずれの場合もメモリ量で困っていない限り、
+ * INIT_MSPを宣言しておくとよい。
+ */
+
+#define INIT_MSP
+
+/*
+ * プロセッサで共通な定義
+ */
+#include "arm_m_gcc/common/core_sil.h"
+
+
+#endif /* TOPPERS_CHIP_SIL_H */
+/**
+ * \}
+ */
--- /dev/null
+/*
+ * TOPPERS Software
+ * Toyohashi Open Platform for Embedded Real-Time Systems
+ *
+ * Copyright (C) 2007 by Embedded and Real-Time Systems Laboratory
+ * Graduate School of Information Science, Nagoya Univ., JAPAN
+ * Copyright (C) 2010 by TOPPERS/ASP for LPC project
+ * http://sourceforge.jp/projects/toppersasp4lpc/
+ *
+ * 上記著作権者は，以下の(1)〜(4)の条件を満たす場合に限り，本ソフトウェ
+ * ア（本ソフトウェアを改変したものを含む．以下同じ）を使用・複製・改
+ * 変・再配布（以下，利用と呼ぶ）することを無償で許諾する．
+ * (1) 本ソフトウェアをソースコードの形で利用する場合には，上記の著作
+ * 権表示，この利用条件および下記の無保証規定が，そのままの形でソー
+ * スコード中に含まれていること．
+ * (2) 本ソフトウェアを，ライブラリ形式など，他のソフトウェア開発に使
+ * 用できる形で再配布する場合には，再配布に伴うドキュメント（利用
+ * 者マニュアルなど）に，上記の著作権表示，この利用条件および下記
+ * の無保証規定を掲載すること．
+ * (3) 本ソフトウェアを，機器に組み込むなど，他のソフトウェア開発に使
+ * 用できない形で再配布する場合には，次のいずれかの条件を満たすこ
+ * と．
+ * (a) 再配布に伴うドキュメント（利用者マニュアルなど）に，上記の著
+ * 作権表示，この利用条件および下記の無保証規定を掲載すること．
+ * (b) 再配布の形態を，別に定める方法によって，TOPPERSプロジェクトに
+ * 報告すること．
+ * (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
+ * 害からも，上記著作権者およびTOPPERSプロジェクトを免責すること．
+ * また，本ソフトウェアのユーザまたはエンドユーザからのいかなる理
+ * 由に基づく請求からも，上記著作権者およびTOPPERSプロジェクトを
+ * 免責すること．
+ *
+ * 本ソフトウェアは，無保証で提供されているものである．上記著作権者お
+ * よびTOPPERSプロジェクトは，本ソフトウェアに関して，特定の使用目的
+ * に対する適合性も含めて，いかなる保証も行わない．また，本ソフトウェ
+ * アの利用により直接的または間接的に生じたいかなる損害に関しても，そ
+ * の責任を負わない．
+ *
+ */
+/**
+ * \addtogroup TOPPERS_CHIP
+ * \{
+ */
+
+/**
+ * \file chip_stddef.h
+ * \brief t_stddef.hのチップ依存部（NXP LPC17xx用）
+ * \details
+ * このインクルードファイルは，target_stddef.hの先頭でインクルードされる．
+ * 他のファイルからは直接インクルードすることはない．他のインクルード
+ * ファイルに先立って処理されるため，他のインクルードファイルに依存し
+ * てはならない．
+ */
+
+#ifndef TOPPERS_CHIP_STDDEF_H
+#define TOPPERS_CHIP_STDDEF_H
+
+/**
+ * \brief ターゲットを識別するためのマクロの定義
+ * \details
+ * 各種のチップに対応可能なコードの中で、LPC17xxに依存する部分がある場合は
+ * このマクロによる条件コンパイルにする。
+ *
+ * ターゲット依存部とはっきり区別するため、チップ依存部の識別名の前にTOPPERS_CHIP_を
+ * つけることを推奨する。
+ */
+#define TOPPERS_CHIP_LPC17XX /* チップ略称 */
+
+
+/*
+ * 開発環境で共通な定義
+ */
+#ifndef TOPPERS_MACRO_ONLY
+#include "stdint.h"
+#endif
+
+/**
+ * \brief 標準浮動小数点型を使う
+ * \details
+ * IEEE標準の浮動小数点型を使うことを宣言。version.txt参照
+ */
+#define TOPPERS_STDFLOAT_TYPE1
+#include "gcc/tool_stddef.h"
+
+/*
+ * プロセッサで共通な定義
+ */
+#include "arm_m_gcc/common/core_stddef.h"
+
+#endif /* TOPPERS_CHIP_STDDEF_H */
+
+/**
+ * \}
+ */
--- /dev/null
+/*
+ * TOPPERS/ASP Kernel
+ * Toyohashi Open Platform for Embedded Real-Time Systems/
+ * Advanced Standard Profile Kernel
+ *
+ * Copyright (C) 2007 by Embedded and Real-Time Systems Laboratory
+ * Graduate School of Information Science, Nagoya Univ., JAPAN
+ * Copyright (C) 2010 by TOPPERS/ASP for LPC project
+ * http://sourceforge.jp/projects/toppersasp4lpc/
+ *
+ * 上記著作権者は，以下の(1)〜(4)の条件を満たす場合に限り，本ソフトウェ
+ * ア（本ソフトウェアを改変したものを含む．以下同じ）を使用・複製・改
+ * 変・再配布（以下，利用と呼ぶ）することを無償で許諾する．
+ * (1) 本ソフトウェアをソースコードの形で利用する場合には，上記の著作
+ * 権表示，この利用条件および下記の無保証規定が，そのままの形でソー
+ * スコード中に含まれていること．
+ * (2) 本ソフトウェアを，ライブラリ形式など，他のソフトウェア開発に使
+ * 用できる形で再配布する場合には，再配布に伴うドキュメント（利用
+ * 者マニュアルなど）に，上記の著作権表示，この利用条件および下記
+ * の無保証規定を掲載すること．
+ * (3) 本ソフトウェアを，機器に組み込むなど，他のソフトウェア開発に使
+ * 用できない形で再配布する場合には，次のいずれかの条件を満たすこ
+ * と．
+ * (a) 再配布に伴うドキュメント（利用者マニュアルなど）に，上記の著
+ * 作権表示，この利用条件および下記の無保証規定を掲載すること．
+ * (b) 再配布の形態を，別に定める方法によって，TOPPERSプロジェクトに
+ * 報告すること．
+ * (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
+ * 害からも，上記著作権者およびTOPPERSプロジェクトを免責すること．
+ * また，本ソフトウェアのユーザまたはエンドユーザからのいかなる理
+ * 由に基づく請求からも，上記著作権者およびTOPPERSプロジェクトを
+ * 免責すること．
+ *
+ * 本ソフトウェアは，無保証で提供されているものである．上記著作権者お
+ * よびTOPPERSプロジェクトは，本ソフトウェアに関して，特定の使用目的
+ * に対する適合性も含めて，いかなる保証も行わない．また，本ソフトウェ
+ * アの利用により直接的または間接的に生じたいかなる損害に関しても，そ
+ * の責任を負わない．
+ *
+ */
+/**
+ * \addtogroup TOPPERS_CHIP
+ * \{
+ */
+
+
+/**
+ * \file chip_syssvc.h
+ * \brief システムサービスのチップ依存部（NXP LPC17xx用）
+ * \details
+ * システムサービスのターゲット依存部のインクルードファイル．このファ
+ * イルの内容は，コンポーネント記述ファイルに記述され，このファイルは
+ * 無くなる見込み．
+ */
+
+#ifndef TOPPERS_CHIP_SYSSVC_H
+#define TOPPERS_CHIP_SYSSVC_H
+
+/*
+ * ターゲットシステムのハードウェア資源の定義
+ */
+#include "lpc1700.h"
+
+/*
+ * トレースログに関する設定
+ */
+#ifdef TOPPERS_TRACE_ENABLE
+#include "logtrace/trace_config.h"
+#endif /* TOPPERS_TRACE_ENABLE */
+
+
+/**
+ * \brief 起動メッセージ
+ * \details
+ * 起動メッセージにチップ依存部の著作権表示を
+ * 追加するためのマクロ．
+ */
+#ifdef PRC_COPYRIGHT
+#define CHIP_COPYRIGHT PRC_COPYRIGHT "Copyright (C) 2010 by TOPPERS/ASP for LPC project\n http://sourceforge.jp/projects/toppersasp4lpc/\n"
+#else
+#define CHIP_COPYRIGHT "Copyright (C) 2010 by TOPPERS/ASP for LPC project\n http://sourceforge.jp/projects/toppersasp4lpc/\n"
+#endif /* CHIP_COPYRIGHT */
+
+
+/**
+ * \brief UARTへの入力クロック
+ * \details
+ * 内蔵UARTのクロック周波数を指定する。単位はHz。LPC17xxはそれぞれのUARTに対して
+ * 独立した周波数を入力できるが、今回の実装ではtarget_serial.cはすべてのUARTに
+ * 同じクロックが入力されれると仮定している。
+ *
+ * この実装では、UART用のペリフェラル・クロックの分周比は1/4であり、これはリセット値である。
+ */
+#define SIO_UART_CLOCK (SYS_CLOCK/4)
+
+#ifndef TOPPERS_MACRO_ONLY
+
+/**
+ * \brief システムログの低レベル出力のための文字出力
+ * \details
+ * ターゲット依存の方法で，文字cを表示/出力/保存する．LPC17XXの実装では、
+ * pdic/uartのポーリングによる出力ルーチンを呼ぶ。
+ *
+ * このルーチンを呼ぶ前に、初期化として #target_uart_init()を一度呼ばなければ
+ * ならない。ターゲット依存部の#target_initialize()で呼ぶとよい。
+ */
+extern void chip_fput_log(char_t c);
+
+#endif /* TOPPERS_MACRO_ONLY */
+#endif /* TOPPERS_CHIP_SYSSVC_H */
+
+/**
+ * \}
+ */
+
--- /dev/null
+/*
+ * TOPPERS/ASP Kernel
+ * Toyohashi Open Platform for Embedded Real-Time Systems/
+ * Advanced Standard Profile Kernel
+ *
+ * Copyright (C) 2007 by Embedded and Real-Time Systems Laboratory
+ * Graduate School of Information Science, Nagoya Univ., JAPAN
+ * Copyright (C) 2010 by TOPPERS/ASP for LPC project
+ * http://sourceforge.jp/projects/toppersasp4lpc/
+ *
+ * 上記著作権者は，以下の(1)〜(4)の条件を満たす場合に限り，本ソフトウェ
+ * ア（本ソフトウェアを改変したものを含む．以下同じ）を使用・複製・改
+ * 変・再配布（以下，利用と呼ぶ）することを無償で許諾する．
+ * (1) 本ソフトウェアをソースコードの形で利用する場合には，上記の著作
+ * 権表示，この利用条件および下記の無保証規定が，そのままの形でソー
+ * スコード中に含まれていること．
+ * (2) 本ソフトウェアを，ライブラリ形式など，他のソフトウェア開発に使
+ * 用できる形で再配布する場合には，再配布に伴うドキュメント（利用
+ * 者マニュアルなど）に，上記の著作権表示，この利用条件および下記
+ * の無保証規定を掲載すること．
+ * (3) 本ソフトウェアを，機器に組み込むなど，他のソフトウェア開発に使
+ * 用できない形で再配布する場合には，次のいずれかの条件を満たすこ
+ * と．
+ * (a) 再配布に伴うドキュメント（利用者マニュアルなど）に，上記の著
+ * 作権表示，この利用条件および下記の無保証規定を掲載すること．
+ * (b) 再配布の形態を，別に定める方法によって，TOPPERSプロジェクトに
+ * 報告すること．
+ * (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
+ * 害からも，上記著作権者およびTOPPERSプロジェクトを免責すること．
+ * また，本ソフトウェアのユーザまたはエンドユーザからのいかなる理
+ * 由に基づく請求からも，上記著作権者およびTOPPERSプロジェクトを
+ * 免責すること．
+ *
+ * 本ソフトウェアは，無保証で提供されているものである．上記著作権者お
+ * よびTOPPERSプロジェクトは，本ソフトウェアに関して，特定の使用目的
+ * に対する適合性も含めて，いかなる保証も行わない．また，本ソフトウェ
+ * アの利用により直接的または間接的に生じたいかなる損害に関しても，そ
+ * の責任を負わない．
+ *
+ */
+/**
+ * \addtogroup TOPPERS_CHIP
+ * \{
+ */
+
+
+/**
+ * \file chip_test.h
+ * \brief テストプログラムのチップ依存定義（NXP LPC17xx用）
+ */
+
+#ifndef TOPPERS_CHIP_TEST_H
+#define TOPPERS_CHIP_TEST_H
+
+
+/*
+ * プロセッサ依存モジュール(ARM-M用)
+ */
+#include "arm_m_gcc/common/core_test.h"
+
+#endif /* TOPPERS_CHIP_TEST_H */
+
+/**
+ * \}
+ */
+
--- /dev/null
+#include "target_timer.h"
+
+INCLUDE("arm_m_gcc/common/core_timer.cfg");
--- /dev/null
+/*
+ * TOPPERS/ASP Kernel
+ * Toyohashi Open Platform for Embedded Real-Time Systems/
+ * Advanced Standard Profile Kernel
+ *
+ * Copyright (C) 2007 by Embedded and Real-Time Systems Laboratory
+ * Graduate School of Information Science, Nagoya Univ., JAPAN
+ * Copyright (C) 2010 by TOPPERS/ASP for LPC project
+ * http://sourceforge.jp/projects/toppersasp4lpc/
+ *
+ *
+ * 上記著作権者は，以下の(1)〜(4)の条件を満たす場合に限り，本ソフトウェ
+ * ア（本ソフトウェアを改変したものを含む．以下同じ）を使用・複製・改
+ * 変・再配布（以下，利用と呼ぶ）することを無償で許諾する．
+ * (1) 本ソフトウェアをソースコードの形で利用する場合には，上記の著作
+ * 権表示，この利用条件および下記の無保証規定が，そのままの形でソー
+ * スコード中に含まれていること．
+ * (2) 本ソフトウェアを，ライブラリ形式など，他のソフトウェア開発に使
+ * 用できる形で再配布する場合には，再配布に伴うドキュメント（利用
+ * 者マニュアルなど）に，上記の著作権表示，この利用条件および下記
+ * の無保証規定を掲載すること．
+ * (3) 本ソフトウェアを，機器に組み込むなど，他のソフトウェア開発に使
+ * 用できない形で再配布する場合には，次のいずれかの条件を満たすこ
+ * と．
+ * (a) 再配布に伴うドキュメント（利用者マニュアルなど）に，上記の著
+ * 作権表示，この利用条件および下記の無保証規定を掲載すること．
+ * (b) 再配布の形態を，別に定める方法によって，TOPPERSプロジェクトに
+ * 報告すること．
+ * (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
+ * 害からも，上記著作権者およびTOPPERSプロジェクトを免責すること．
+ * また，本ソフトウェアのユーザまたはエンドユーザからのいかなる理
+ * 由に基づく請求からも，上記著作権者およびTOPPERSプロジェクトを
+ * 免責すること．
+ *
+ * 本ソフトウェアは，無保証で提供されているものである．上記著作権者お
+ * よびTOPPERSプロジェクトは，本ソフトウェアに関して，特定の使用目的
+ * に対する適合性も含めて，いかなる保証も行わない．また，本ソフトウェ
+ * アの利用により直接的または間接的に生じたいかなる損害に関しても，そ
+ * の責任を負わない．
+ *
+ */
+/**
+ * \addtogroup TOPPERS_CHIP
+ * \{
+ */
+
+/**
+ * \file chip_timer.h
+ * \brief タイマドライバ（NXP LPC17XX汎用）
+ */
+
+#ifndef TOPPERS_CHIP_TIMER_H
+#define TOPPERS_CHIP_TIMER_H
+
+#include "target_syssvc.h"
+
+/**
+ * \brief CPUコアクロックとタイマー割り込み周期の比
+ */
+#define TIMER_CLOCK (SYS_CLOCK / 1000)
+
+/**
+ * \brief 割込み優先度
+ * \details
+ * タイマ割込みハンドラ登録のための定数。コンフィギュレータが静的コンフィギュレーション時に、タイマー登録用
+ * 引数として使う。
+ */
+#define INTPRI_TIMER (-6)
+
+/**
+ * \brief 割込み属性
+ * \details
+ * タイマ割込みハンドラ登録のための定数。コンフィギュレータが静的コンフィギュレーション時に、タイマー登録用
+ * 引数として使う。この値は0でいい。
+ */
+#define INTATR_TIMER 0U
+
+/*
+ * プロセッサ依存部で定義する
+ */
+#include "arm_m_gcc/common/core_timer.h"
+
+#endif /* TOPPERS_CHIP_TIMER_H */
+
+/**
+ * \}
+ */
--- /dev/null
+/* This file is generated from chip_rename.def by genrename. */
+
+/* This file is included only when chip_rename.h has been included. */
+#ifdef TOPPERS_CHIP_RENAME_H
+#undef TOPPERS_CHIP_RENAME_H
+
+
+#undef chip_initialize
+#undef initPLL0
+#undef chip_exit
+#undef chip_fput_log
+
+#ifdef TOPPERS_LABEL_ASM
+
+
+#undef _chip_initialize
+#undef _initPLL0
+#undef _chip_exit
+#undef _chip_fput_log
+
+#endif /* TOPPERS_LABEL_ASM */
+
+#include "arm_m_gcc/common/core_unrename.h"
+
+#endif /* TOPPERS_CHIP_RENAME_H */
--- /dev/null
+=====================================================================
+ CHIP_LPC17XXチップ依存部 (asp-1.6.0対応）
+ Last Modified: 2010/Oct/23
+=====================================================================
+
+このチップ依存部は、TOPPERS/ASP 1.3.2対応 CQ-STARM依存部を元に開発した。
+
+(1) 対応しているターゲットシステムの種類・構成，バージョン番号
+
+ ・ターゲットハードウェア（ボード等）の名称と対応している構成
+ NXP製LPC17シリーズに共有のチップ依存部
+
+ ・ターゲット略称
+ lpc17xx_gcc
+
+ ・ターゲット非依存部のバージョン番号
+ 1.6
+
+ ・プロセッサ，チップ，開発環境依存部の構成とバージョン番号
+ 1.6.1
+
+ ・使用するPDICとバージョン番号
+ ターゲットに選択は任せてあるが、標準でpdic/uartを用意している。
+
+(2) 使用する開発環境と動作検証した条件（バージョン，オプション等）
+
+ ・言語処理系（コンパイラ，アセンブラ，リンカ等）
+ gcc version 4.4.1 (Sourcery G++ Lite 2010q1-188)
+
+ ・デバッグ環境
+ GNU gdb (Sourcery G++ Lite 2010q1-188) 7.0.50.20100218-cvs
+ Open On-Chip Debugger 0.4.0 (2010-08-12-22:40)
+ HJ/LINK USB
+
+(3) ターゲット定義事項の規定
+(3-1) データ型に関する規定
+(3-2) 割込み処理に関する規定
+
+ TMIN_INTPRIは -31 である。詳細は chip_kernel.hを参照。
+
+
+ 以下の割り込みベクトル用インデックスを使用している。INHNO_XXXおよびINTNO_XXXも同じ値を持つ。
+
+#define IRQ_VECTOR_WDT (16+WDT_IRQn)
+#define IRQ_VECTOR_TIMER0 (16+TIMER0_IRQn)
+#define IRQ_VECTOR_TIMER1 (16+TIMER1_IRQn)
+#define IRQ_VECTOR_TIMER2 (16+TIMER2_IRQn)
+#define IRQ_VECTOR_TIMER3 (16+TIMER3_IRQn)
+#define IRQ_VECTOR_UART0 (16+UART0_IRQn)
+#define IRQ_VECTOR_UART1 (16+UART1_IRQn)
+#define IRQ_VECTOR_UART2 (16+UART2_IRQn)
+#define IRQ_VECTOR_UART3 (16+UART3_IRQn)
+#define IRQ_VECTOR_PWM1 (16+PWM1_IRQn)
+#define IRQ_VECTOR_I2C0 (16+I2C0_IRQn)
+#define IRQ_VECTOR_I2C1 (16+I2C1_IRQn)
+#define IRQ_VECTOR_I2C2 (16+I2C2_IRQn)
+#define IRQ_VECTOR_SPI (16+SPI_IRQn)
+#define IRQ_VECTOR_SSP0 (16+SSP0_IRQn)
+#define IRQ_VECTOR_SSP1 (16+SSP1_IRQn)
+#define IRQ_VECTOR_PLL0 (16+PLL0_IRQn)
+#define IRQ_VECTOR_RTC (16+RTC_IRQn)
+#define IRQ_VECTOR_EINT0 (16+EINT0_IRQn)
+#define IRQ_VECTOR_EINT1 (16+EINT1_IRQn)
+#define IRQ_VECTOR_EINT2 (16+EINT2_IRQn)
+#define IRQ_VECTOR_EINT3 (16+EINT3_IRQn)
+#define IRQ_VECTOR_ADC (16+ADC_IRQn)
+#define IRQ_VECTOR_BOD (16+BOD_IRQn)
+#define IRQ_VECTOR_USB (16+USB_IRQn)
+#define IRQ_VECTOR_CAN (16+CAN_IRQn)
+#define IRQ_VECTOR_DMA (16+DMA_IRQn)
+#define IRQ_VECTOR_I2S (16+I2S_IRQn)
+#define IRQ_VECTOR_ENET (16+ENET_IRQn)
+#define IRQ_VECTOR_RIT (16+RIT_IRQn)
+#define IRQ_VECTOR_MCPWM (16+MCPWM_IRQn)
+#define IRQ_VECTOR_QEI (16+QEI_IRQn)
+#define IRQ_VECTOR_PLL1 (16+PLL1_IRQn)
+#define IRQ_VECTOR_USBActivity (16+USBActivity_IRQn)
+#define IRQ_VECTOR_CANActivity (16+CANActivity_IRQn)
+
+(3-3) カーネル管理外の割込みに関する規定
+(3-4) CPU例外処理に関する規定
+(3-5) 性能評価用システム時刻の参照に関する規定
+(3-6) オーバランハンドラ機能拡張のサポートに関する規定
+(3-7) その他
+
+(4) カーネルの起動／終了処理に関する情報
+ ・用意しているスタートアップモジュールの処理内容
+ chip_initialize()では、prc_initialize()を呼び出してプロセッサを初期化する。
+
+ ・hardware_init_hook
+ SCB_CCR_STKALIGN_Mskをクリアして、例外割り込みのアライメントをCORETX-M3 rev 1に
+ あわせている。
+
+ ・カーネルを終了した後の振舞い
+ chip_exit()はprc_terminate()を呼ぶ。
+
+
+(5) メモリマップ
+ ターゲット依存部で決定するので、チップ依存部はメモリマップを操作しない。
+
+(6) タイマドライバ関連の情報
+
+ ・タイムティックの周期，その変更方法
+ タイムティックはchip_timer.hによって変更できる。周期を変更した場合、
+ chip_kernel.hのTIC_NUME, TIC_DENOを変更して1mSを生成する方法をカーネルに知らせる。
+
+ ・使用するリソース（タイマ）
+ SYSTICKタイマーを使う。
+
+ ・タイマ割込みの割込み優先度の変更方法
+ chip_timer.hのINTPRI_TIMERを変更する。
+
+ ・オーバランタイマ割込みの割込み優先度の変更方法
+
+(7) シリアルインタフェースドライバの情報
+
+ target_user.txtを参照。
+
+(8) システムログ機能の情報
+
+ ・システムログの低レベル出力の実現方法
+ target_config.hのtarget_fput_log()が使用できるよう、chip_fput_log()を用意している。
+
+(9) システム構築手順
+
+ target_user.txt参照
+
+(10) ターゲットシステム固有の注意事項
+
+(10) 類似のターゲットにポーティングする開発者向けの参考情報
+ CORTEX-M3を使った他のチップにポーティングする場合には、以下のオブジェクトを修正する
+
+ lpc17xx.h (名前をチップ識別名に変更する)
+ CMSIS インクルードするCMSISヘッダファイルを変更する
+ TMAX_INTNO 最大の割り込みインデックス番号
+ TBITW_IPRI NVICの割り込み優先順位のビット幅
+ TBITW_SUBIPRI NVICのサブプライオリティのビット幅
+ 割り込みベクトル番号 チップに沿った宣言に変更する。
+
+ chip_config.h
+ initPLL0() PLL初期化シーケンスはチップ依存である
+
+ target_config.c
+ chip_initilaize() 初期火事にチップ依存の特殊処理が必要なら変更する
+ chip_exit() 終了時にチップ依存の特殊処理が必要なら変更する
+ chip_fput_log() 使用するSIOドライバが変わるなら変更する
+ initPLL0() PLL初期化シーケンスはチップ依存である
+ hardware_init_hook チップに強く依存するので必ず変更する
+
+ chip_stddef.h
+ TOPPERS_CHIP_LPC17XX ターゲット識別マクロ。ターゲット識別名を大文字にし、頭に
+ TOPPERS_CHIP_をつける。
+
+ chip_syssvc.h
+ SIO_UART_CLOCK pdc/uartを使用する場合、UARTに入力されるクロックの周波数を宣言する
+ CHIP_COPYRIGHT チップ依存部の著作権表示文字列
+
+ chip_timer.h
+ TIMER_CLOCK CPUクロックとタイマー周期の比
+
+ LPC1700では、SYS_CLOCKを「CPUコアへの入力」としているが、チップによっては「PLLの出力」とする
+ ほうがよい。
+
+(12) ディレクトリ構成・ファイル構成
+ target_user.txtを参照。
+
+(13) バージョン履歴
+
+2010/Oct/23
+ ver 1.6.0
+
+
+
+
+
--- /dev/null
+/**************************************************************************//**\r
+ * @file LPC17xx.h\r
+ * @brief CMSIS Cortex-M3 Core Peripheral Access Layer Header File for\r
+ * NXP LPC17xx Device Series\r
+ * @version V1.07\r
+ * @date 19. October 2009\r
+ *\r
+ * @note\r
+ * Copyright (C) 2009 ARM Limited. All rights reserved.\r
+ *\r
+ * @par\r
+ * ARM Limited (ARM) is supplying this software for use with Cortex-M\r
+ * processor based microcontrollers. This file can be freely distributed\r
+ * within development tools that are supporting such ARM based processors.\r
+ *\r
+ * @par\r
+ * THIS SOFTWARE IS PROVIDED "AS IS". NO WARRANTIES, WHETHER EXPRESS, IMPLIED\r
+ * OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF\r
+ * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.\r
+ * ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR\r
+ * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.\r
+ *\r
+ ******************************************************************************/\r
+\r
+\r
+#ifndef __LPC17xx_H__\r
+#define __LPC17xx_H__\r
+\r
+/*\r
+ * ==========================================================================\r
+ * ---------- Interrupt Number Definition -----------------------------------\r
+ * ==========================================================================\r
+ */\r
+\r
+typedef enum IRQn\r
+{\r
+/****** Cortex-M3 Processor Exceptions Numbers ***************************************************/\r
+ NonMaskableInt_IRQn = -14, /*!< 2 Non Maskable Interrupt */\r
+ MemoryManagement_IRQn = -12, /*!< 4 Cortex-M3 Memory Management Interrupt */\r
+ BusFault_IRQn = -11, /*!< 5 Cortex-M3 Bus Fault Interrupt */\r
+ UsageFault_IRQn = -10, /*!< 6 Cortex-M3 Usage Fault Interrupt */\r
+ SVCall_IRQn = -5, /*!< 11 Cortex-M3 SV Call Interrupt */\r
+ DebugMonitor_IRQn = -4, /*!< 12 Cortex-M3 Debug Monitor Interrupt */\r
+ PendSV_IRQn = -2, /*!< 14 Cortex-M3 Pend SV Interrupt */\r
+ SysTick_IRQn = -1, /*!< 15 Cortex-M3 System Tick Interrupt */\r
+\r
+/****** LPC17xx Specific Interrupt Numbers *******************************************************/\r
+ WDT_IRQn = 0, /*!< Watchdog Timer Interrupt */\r
+ TIMER0_IRQn = 1, /*!< Timer0 Interrupt */\r
+ TIMER1_IRQn = 2, /*!< Timer1 Interrupt */\r
+ TIMER2_IRQn = 3, /*!< Timer2 Interrupt */\r
+ TIMER3_IRQn = 4, /*!< Timer3 Interrupt */\r
+ UART0_IRQn = 5, /*!< UART0 Interrupt */\r
+ UART1_IRQn = 6, /*!< UART1 Interrupt */\r
+ UART2_IRQn = 7, /*!< UART2 Interrupt */\r
+ UART3_IRQn = 8, /*!< UART3 Interrupt */\r
+ PWM1_IRQn = 9, /*!< PWM1 Interrupt */\r
+ I2C0_IRQn = 10, /*!< I2C0 Interrupt */\r
+ I2C1_IRQn = 11, /*!< I2C1 Interrupt */\r
+ I2C2_IRQn = 12, /*!< I2C2 Interrupt */\r
+ SPI_IRQn = 13, /*!< SPI Interrupt */\r
+ SSP0_IRQn = 14, /*!< SSP0 Interrupt */\r
+ SSP1_IRQn = 15, /*!< SSP1 Interrupt */\r
+ PLL0_IRQn = 16, /*!< PLL0 Lock (Main PLL) Interrupt */\r
+ RTC_IRQn = 17, /*!< Real Time Clock Interrupt */\r
+ EINT0_IRQn = 18, /*!< External Interrupt 0 Interrupt */\r
+ EINT1_IRQn = 19, /*!< External Interrupt 1 Interrupt */\r
+ EINT2_IRQn = 20, /*!< External Interrupt 2 Interrupt */\r
+ EINT3_IRQn = 21, /*!< External Interrupt 3 Interrupt */\r
+ ADC_IRQn = 22, /*!< A/D Converter Interrupt */\r
+ BOD_IRQn = 23, /*!< Brown-Out Detect Interrupt */\r
+ USB_IRQn = 24, /*!< USB Interrupt */\r
+ CAN_IRQn = 25, /*!< CAN Interrupt */\r
+ DMA_IRQn = 26, /*!< General Purpose DMA Interrupt */\r
+ I2S_IRQn = 27, /*!< I2S Interrupt */\r
+ ENET_IRQn = 28, /*!< Ethernet Interrupt */\r
+ RIT_IRQn = 29, /*!< Repetitive Interrupt Timer Interrupt */\r
+ MCPWM_IRQn = 30, /*!< Motor Control PWM Interrupt */\r
+ QEI_IRQn = 31, /*!< Quadrature Encoder Interface Interrupt */\r
+ PLL1_IRQn = 32, /*!< PLL1 Lock (USB PLL) Interrupt */\r
+ USBActivity_IRQn = 33, /*!< USB Activity Interrupt */\r
+ CANActivity_IRQn = 34, /*!< CAN Activity Interrupt */\r
+} IRQn_Type;\r
+\r
+\r
+/*\r
+ * ==========================================================================\r
+ * ----------- Processor and Core Peripheral Section ------------------------\r
+ * ==========================================================================\r
+ */\r
+\r
+/* Configuration of the Cortex-M3 Processor and Core Peripherals */\r
+#define __MPU_PRESENT 1 /*!< MPU present or not */\r
+#define __NVIC_PRIO_BITS 5 /*!< Number of Bits used for Priority Levels */\r
+#define __Vendor_SysTickConfig 0 /*!< Set to 1 if different SysTick Config is used */\r
+\r
+\r
+#include "core_cm3.h" /* Cortex-M3 processor and core peripherals */\r
+#include "system_LPC17xx.h" /* System Header */\r
+\r
+\r
+/******************************************************************************/\r
+/* Device Specific Peripheral registers structures */\r
+/******************************************************************************/\r
+\r
+#if defined ( __CC_ARM )\r
+#pragma anon_unions\r
+#endif\r
+\r
+/*------------- System Control (SC) ------------------------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t FLASHCFG; /* Flash Accelerator Module */\r
+ uint32_t RESERVED0[31];\r
+ __IO uint32_t PLL0CON; /* Clocking and Power Control */\r
+ __IO uint32_t PLL0CFG;\r
+ __I uint32_t PLL0STAT;\r
+ __O uint32_t PLL0FEED;\r
+ uint32_t RESERVED1[4];\r
+ __IO uint32_t PLL1CON;\r
+ __IO uint32_t PLL1CFG;\r
+ __I uint32_t PLL1STAT;\r
+ __O uint32_t PLL1FEED;\r
+ uint32_t RESERVED2[4];\r
+ __IO uint32_t PCON;\r
+ __IO uint32_t PCONP;\r
+ uint32_t RESERVED3[15];\r
+ __IO uint32_t CCLKCFG;\r
+ __IO uint32_t USBCLKCFG;\r
+ __IO uint32_t CLKSRCSEL;\r
+ uint32_t RESERVED4[12];\r
+ __IO uint32_t EXTINT; /* External Interrupts */\r
+ uint32_t RESERVED5;\r
+ __IO uint32_t EXTMODE;\r
+ __IO uint32_t EXTPOLAR;\r
+ uint32_t RESERVED6[12];\r
+ __IO uint32_t RSID; /* Reset */\r
+ uint32_t RESERVED7[7];\r
+ __IO uint32_t SCS; /* Syscon Miscellaneous Registers */\r
+ __IO uint32_t IRCTRIM; /* Clock Dividers */\r
+ __IO uint32_t PCLKSEL0;\r
+ __IO uint32_t PCLKSEL1;\r
+ uint32_t RESERVED8[4];\r
+ __IO uint32_t USBIntSt; /* USB Device/OTG Interrupt Register */\r
+ __IO uint32_t DMAREQSEL;\r
+ __IO uint32_t CLKOUTCFG; /* Clock Output Configuration */\r
+ } LPC_SC_TypeDef;\r
+\r
+/*------------- Pin Connect Block (PINCON) -----------------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t PINSEL0;\r
+ __IO uint32_t PINSEL1;\r
+ __IO uint32_t PINSEL2;\r
+ __IO uint32_t PINSEL3;\r
+ __IO uint32_t PINSEL4;\r
+ __IO uint32_t PINSEL5;\r
+ __IO uint32_t PINSEL6;\r
+ __IO uint32_t PINSEL7;\r
+ __IO uint32_t PINSEL8;\r
+ __IO uint32_t PINSEL9;\r
+ __IO uint32_t PINSEL10;\r
+ uint32_t RESERVED0[5];\r
+ __IO uint32_t PINMODE0;\r
+ __IO uint32_t PINMODE1;\r
+ __IO uint32_t PINMODE2;\r
+ __IO uint32_t PINMODE3;\r
+ __IO uint32_t PINMODE4;\r
+ __IO uint32_t PINMODE5;\r
+ __IO uint32_t PINMODE6;\r
+ __IO uint32_t PINMODE7;\r
+ __IO uint32_t PINMODE8;\r
+ __IO uint32_t PINMODE9;\r
+ __IO uint32_t PINMODE_OD0;\r
+ __IO uint32_t PINMODE_OD1;\r
+ __IO uint32_t PINMODE_OD2;\r
+ __IO uint32_t PINMODE_OD3;\r
+ __IO uint32_t PINMODE_OD4;\r
+ __IO uint32_t I2CPADCFG;\r
+} LPC_PINCON_TypeDef;\r
+\r
+/*------------- General Purpose Input/Output (GPIO) --------------------------*/\r
+typedef struct\r
+{\r
+ union {\r
+ __IO uint32_t FIODIR;\r
+ struct {\r
+ __IO uint16_t FIODIRL;\r
+ __IO uint16_t FIODIRH;\r
+ };\r
+ struct {\r
+ __IO uint8_t FIODIR0;\r
+ __IO uint8_t FIODIR1;\r
+ __IO uint8_t FIODIR2;\r
+ __IO uint8_t FIODIR3;\r
+ };\r
+ };\r
+ uint32_t RESERVED0[3];\r
+ union {\r
+ __IO uint32_t FIOMASK;\r
+ struct {\r
+ __IO uint16_t FIOMASKL;\r
+ __IO uint16_t FIOMASKH;\r
+ };\r
+ struct {\r
+ __IO uint8_t FIOMASK0;\r
+ __IO uint8_t FIOMASK1;\r
+ __IO uint8_t FIOMASK2;\r
+ __IO uint8_t FIOMASK3;\r
+ };\r
+ };\r
+ union {\r
+ __IO uint32_t FIOPIN;\r
+ struct {\r
+ __IO uint16_t FIOPINL;\r
+ __IO uint16_t FIOPINH;\r
+ };\r
+ struct {\r
+ __IO uint8_t FIOPIN0;\r
+ __IO uint8_t FIOPIN1;\r
+ __IO uint8_t FIOPIN2;\r
+ __IO uint8_t FIOPIN3;\r
+ };\r
+ };\r
+ union {\r
+ __IO uint32_t FIOSET;\r
+ struct {\r
+ __IO uint16_t FIOSETL;\r
+ __IO uint16_t FIOSETH;\r
+ };\r
+ struct {\r
+ __IO uint8_t FIOSET0;\r
+ __IO uint8_t FIOSET1;\r
+ __IO uint8_t FIOSET2;\r
+ __IO uint8_t FIOSET3;\r
+ };\r
+ };\r
+ union {\r
+ __O uint32_t FIOCLR;\r
+ struct {\r
+ __O uint16_t FIOCLRL;\r
+ __O uint16_t FIOCLRH;\r
+ };\r
+ struct {\r
+ __O uint8_t FIOCLR0;\r
+ __O uint8_t FIOCLR1;\r
+ __O uint8_t FIOCLR2;\r
+ __O uint8_t FIOCLR3;\r
+ };\r
+ };\r
+} LPC_GPIO_TypeDef;\r
+\r
+typedef struct\r
+{\r
+ __I uint32_t IntStatus;\r
+ __I uint32_t IO0IntStatR;\r
+ __I uint32_t IO0IntStatF;\r
+ __O uint32_t IO0IntClr;\r
+ __IO uint32_t IO0IntEnR;\r
+ __IO uint32_t IO0IntEnF;\r
+ uint32_t RESERVED0[3];\r
+ __I uint32_t IO2IntStatR;\r
+ __I uint32_t IO2IntStatF;\r
+ __O uint32_t IO2IntClr;\r
+ __IO uint32_t IO2IntEnR;\r
+ __IO uint32_t IO2IntEnF;\r
+} LPC_GPIOINT_TypeDef;\r
+\r
+/*------------- Timer (TIM) --------------------------------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t IR;\r
+ __IO uint32_t TCR;\r
+ __IO uint32_t TC;\r
+ __IO uint32_t PR;\r
+ __IO uint32_t PC;\r
+ __IO uint32_t MCR;\r
+ __IO uint32_t MR0;\r
+ __IO uint32_t MR1;\r
+ __IO uint32_t MR2;\r
+ __IO uint32_t MR3;\r
+ __IO uint32_t CCR;\r
+ __I uint32_t CR0;\r
+ __I uint32_t CR1;\r
+ uint32_t RESERVED0[2];\r
+ __IO uint32_t EMR;\r
+ uint32_t RESERVED1[12];\r
+ __IO uint32_t CTCR;\r
+} LPC_TIM_TypeDef;\r
+\r
+/*------------- Pulse-Width Modulation (PWM) ---------------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t IR;\r
+ __IO uint32_t TCR;\r
+ __IO uint32_t TC;\r
+ __IO uint32_t PR;\r
+ __IO uint32_t PC;\r
+ __IO uint32_t MCR;\r
+ __IO uint32_t MR0;\r
+ __IO uint32_t MR1;\r
+ __IO uint32_t MR2;\r
+ __IO uint32_t MR3;\r
+ __IO uint32_t CCR;\r
+ __I uint32_t CR0;\r
+ __I uint32_t CR1;\r
+ __I uint32_t CR2;\r
+ __I uint32_t CR3;\r
+ uint32_t RESERVED0;\r
+ __IO uint32_t MR4;\r
+ __IO uint32_t MR5;\r
+ __IO uint32_t MR6;\r
+ __IO uint32_t PCR;\r
+ __IO uint32_t LER;\r
+ uint32_t RESERVED1[7];\r
+ __IO uint32_t CTCR;\r
+} LPC_PWM_TypeDef;\r
+\r
+/*------------- Universal Asynchronous Receiver Transmitter (UART) -----------*/\r
+typedef struct\r
+{\r
+ union {\r
+ __I uint8_t RBR;\r
+ __O uint8_t THR;\r
+ __IO uint8_t DLL;\r
+ uint32_t RESERVED0;\r
+ };\r
+ union {\r
+ __IO uint8_t DLM;\r
+ __IO uint32_t IER;\r
+ };\r
+ union {\r
+ __I uint32_t IIR;\r
+ __O uint8_t FCR;\r
+ };\r
+ __IO uint8_t LCR;\r
+ uint8_t RESERVED1[7];\r
+ __I uint8_t LSR;\r
+ uint8_t RESERVED2[7];\r
+ __IO uint8_t SCR;\r
+ uint8_t RESERVED3[3];\r
+ __IO uint32_t ACR;\r
+ __IO uint8_t ICR;\r
+ uint8_t RESERVED4[3];\r
+ __IO uint8_t FDR;\r
+ uint8_t RESERVED5[7];\r
+ __IO uint8_t TER;\r
+ uint8_t RESERVED6[39];\r
+ __I uint8_t FIFOLVL;\r
+} LPC_UART_TypeDef;\r
+\r
+typedef struct\r
+{\r
+ union {\r
+ __I uint8_t RBR;\r
+ __O uint8_t THR;\r
+ __IO uint8_t DLL;\r
+ uint32_t RESERVED0;\r
+ };\r
+ union {\r
+ __IO uint8_t DLM;\r
+ __IO uint32_t IER;\r
+ };\r
+ union {\r
+ __I uint32_t IIR;\r
+ __O uint8_t FCR;\r
+ };\r
+ __IO uint8_t LCR;\r
+ uint8_t RESERVED1[7];\r
+ __I uint8_t LSR;\r
+ uint8_t RESERVED2[7];\r
+ __IO uint8_t SCR;\r
+ uint8_t RESERVED3[3];\r
+ __IO uint32_t ACR;\r
+ __IO uint8_t ICR;\r
+ uint8_t RESERVED4[3];\r
+ __IO uint8_t FDR;\r
+ uint8_t RESERVED5[7];\r
+ __IO uint8_t TER;\r
+ uint8_t RESERVED6[39];\r
+ __I uint8_t FIFOLVL;\r
+} LPC_UART0_TypeDef;\r
+\r
+typedef struct\r
+{\r
+ union {\r
+ __I uint8_t RBR;\r
+ __O uint8_t THR;\r
+ __IO uint8_t DLL;\r
+ uint32_t RESERVED0;\r
+ };\r
+ union {\r
+ __IO uint8_t DLM;\r
+ __IO uint32_t IER;\r
+ };\r
+ union {\r
+ __I uint32_t IIR;\r
+ __O uint8_t FCR;\r
+ };\r
+ __IO uint8_t LCR;\r
+ uint8_t RESERVED1[3];\r
+ __IO uint8_t MCR;\r
+ uint8_t RESERVED2[3];\r
+ __I uint8_t LSR;\r
+ uint8_t RESERVED3[3];\r
+ __I uint8_t MSR;\r
+ uint8_t RESERVED4[3];\r
+ __IO uint8_t SCR;\r
+ uint8_t RESERVED5[3];\r
+ __IO uint32_t ACR;\r
+ uint32_t RESERVED6;\r
+ __IO uint32_t FDR;\r
+ uint32_t RESERVED7;\r
+ __IO uint8_t TER;\r
+ uint8_t RESERVED8[27];\r
+ __IO uint8_t RS485CTRL;\r
+ uint8_t RESERVED9[3];\r
+ __IO uint8_t ADRMATCH;\r
+ uint8_t RESERVED10[3];\r
+ __IO uint8_t RS485DLY;\r
+ uint8_t RESERVED11[3];\r
+ __I uint8_t FIFOLVL;\r
+} LPC_UART1_TypeDef;\r
+\r
+/*------------- Serial Peripheral Interface (SPI) ----------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t SPCR;\r
+ __I uint32_t SPSR;\r
+ __IO uint32_t SPDR;\r
+ __IO uint32_t SPCCR;\r
+ uint32_t RESERVED0[3];\r
+ __IO uint32_t SPINT;\r
+} LPC_SPI_TypeDef;\r
+\r
+/*------------- Synchronous Serial Communication (SSP) -----------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t CR0;\r
+ __IO uint32_t CR1;\r
+ __IO uint32_t DR;\r
+ __I uint32_t SR;\r
+ __IO uint32_t CPSR;\r
+ __IO uint32_t IMSC;\r
+ __IO uint32_t RIS;\r
+ __IO uint32_t MIS;\r
+ __IO uint32_t ICR;\r
+ __IO uint32_t DMACR;\r
+} LPC_SSP_TypeDef;\r
+\r
+/*------------- Inter-Integrated Circuit (I2C) -------------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t I2CONSET;\r
+ __I uint32_t I2STAT;\r
+ __IO uint32_t I2DAT;\r
+ __IO uint32_t I2ADR0;\r
+ __IO uint32_t I2SCLH;\r
+ __IO uint32_t I2SCLL;\r
+ __O uint32_t I2CONCLR;\r
+ __IO uint32_t MMCTRL;\r
+ __IO uint32_t I2ADR1;\r
+ __IO uint32_t I2ADR2;\r
+ __IO uint32_t I2ADR3;\r
+ __I uint32_t I2DATA_BUFFER;\r
+ __IO uint32_t I2MASK0;\r
+ __IO uint32_t I2MASK1;\r
+ __IO uint32_t I2MASK2;\r
+ __IO uint32_t I2MASK3;\r
+} LPC_I2C_TypeDef;\r
+\r
+/*------------- Inter IC Sound (I2S) -----------------------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t I2SDAO;\r
+ __IO uint32_t I2SDAI;\r
+ __O uint32_t I2STXFIFO;\r
+ __I uint32_t I2SRXFIFO;\r
+ __I uint32_t I2SSTATE;\r
+ __IO uint32_t I2SDMA1;\r
+ __IO uint32_t I2SDMA2;\r
+ __IO uint32_t I2SIRQ;\r
+ __IO uint32_t I2STXRATE;\r
+ __IO uint32_t I2SRXRATE;\r
+ __IO uint32_t I2STXBITRATE;\r
+ __IO uint32_t I2SRXBITRATE;\r
+ __IO uint32_t I2STXMODE;\r
+ __IO uint32_t I2SRXMODE;\r
+} LPC_I2S_TypeDef;\r
+\r
+/*------------- Repetitive Interrupt Timer (RIT) -----------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t RICOMPVAL;\r
+ __IO uint32_t RIMASK;\r
+ __IO uint8_t RICTRL;\r
+ uint8_t RESERVED0[3];\r
+ __IO uint32_t RICOUNTER;\r
+} LPC_RIT_TypeDef;\r
+\r
+/*------------- Real-Time Clock (RTC) ----------------------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint8_t ILR;\r
+ uint8_t RESERVED0[7];\r
+ __IO uint8_t CCR;\r
+ uint8_t RESERVED1[3];\r
+ __IO uint8_t CIIR;\r
+ uint8_t RESERVED2[3];\r
+ __IO uint8_t AMR;\r
+ uint8_t RESERVED3[3];\r
+ __I uint32_t CTIME0;\r
+ __I uint32_t CTIME1;\r
+ __I uint32_t CTIME2;\r
+ __IO uint8_t SEC;\r
+ uint8_t RESERVED4[3];\r
+ __IO uint8_t MIN;\r
+ uint8_t RESERVED5[3];\r
+ __IO uint8_t HOUR;\r
+ uint8_t RESERVED6[3];\r
+ __IO uint8_t DOM;\r
+ uint8_t RESERVED7[3];\r
+ __IO uint8_t DOW;\r
+ uint8_t RESERVED8[3];\r
+ __IO uint16_t DOY;\r
+ uint16_t RESERVED9;\r
+ __IO uint8_t MONTH;\r
+ uint8_t RESERVED10[3];\r
+ __IO uint16_t YEAR;\r
+ uint16_t RESERVED11;\r
+ __IO uint32_t CALIBRATION;\r
+ __IO uint32_t GPREG0;\r
+ __IO uint32_t GPREG1;\r
+ __IO uint32_t GPREG2;\r
+ __IO uint32_t GPREG3;\r
+ __IO uint32_t GPREG4;\r
+ __IO uint8_t RTC_AUXEN;\r
+ uint8_t RESERVED12[3];\r
+ __IO uint8_t RTC_AUX;\r
+ uint8_t RESERVED13[3];\r
+ __IO uint8_t ALSEC;\r
+ uint8_t RESERVED14[3];\r
+ __IO uint8_t ALMIN;\r
+ uint8_t RESERVED15[3];\r
+ __IO uint8_t ALHOUR;\r
+ uint8_t RESERVED16[3];\r
+ __IO uint8_t ALDOM;\r
+ uint8_t RESERVED17[3];\r
+ __IO uint8_t ALDOW;\r
+ uint8_t RESERVED18[3];\r
+ __IO uint16_t ALDOY;\r
+ uint16_t RESERVED19;\r
+ __IO uint8_t ALMON;\r
+ uint8_t RESERVED20[3];\r
+ __IO uint16_t ALYEAR;\r
+ uint16_t RESERVED21;\r
+} LPC_RTC_TypeDef;\r
+\r
+/*------------- Watchdog Timer (WDT) -----------------------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint8_t WDMOD;\r
+ uint8_t RESERVED0[3];\r
+ __IO uint32_t WDTC;\r
+ __O uint8_t WDFEED;\r
+ uint8_t RESERVED1[3];\r
+ __I uint32_t WDTV;\r
+ __IO uint32_t WDCLKSEL;\r
+} LPC_WDT_TypeDef;\r
+\r
+/*------------- Analog-to-Digital Converter (ADC) ----------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t ADCR;\r
+ __IO uint32_t ADGDR;\r
+ uint32_t RESERVED0;\r
+ __IO uint32_t ADINTEN;\r
+ __I uint32_t ADDR0;\r
+ __I uint32_t ADDR1;\r
+ __I uint32_t ADDR2;\r
+ __I uint32_t ADDR3;\r
+ __I uint32_t ADDR4;\r
+ __I uint32_t ADDR5;\r
+ __I uint32_t ADDR6;\r
+ __I uint32_t ADDR7;\r
+ __I uint32_t ADSTAT;\r
+ __IO uint32_t ADTRM;\r
+} LPC_ADC_TypeDef;\r
+\r
+/*------------- Digital-to-Analog Converter (DAC) ----------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t DACR;\r
+ __IO uint32_t DACCTRL;\r
+ __IO uint16_t DACCNTVAL;\r
+} LPC_DAC_TypeDef;\r
+\r
+/*------------- Motor Control Pulse-Width Modulation (MCPWM) -----------------*/\r
+typedef struct\r
+{\r
+ __I uint32_t MCCON;\r
+ __O uint32_t MCCON_SET;\r
+ __O uint32_t MCCON_CLR;\r
+ __I uint32_t MCCAPCON;\r
+ __O uint32_t MCCAPCON_SET;\r
+ __O uint32_t MCCAPCON_CLR;\r
+ __IO uint32_t MCTIM0;\r
+ __IO uint32_t MCTIM1;\r
+ __IO uint32_t MCTIM2;\r
+ __IO uint32_t MCPER0;\r
+ __IO uint32_t MCPER1;\r
+ __IO uint32_t MCPER2;\r
+ __IO uint32_t MCPW0;\r
+ __IO uint32_t MCPW1;\r
+ __IO uint32_t MCPW2;\r
+ __IO uint32_t MCDEADTIME;\r
+ __IO uint32_t MCCCP;\r
+ __IO uint32_t MCCR0;\r
+ __IO uint32_t MCCR1;\r
+ __IO uint32_t MCCR2;\r
+ __I uint32_t MCINTEN;\r
+ __O uint32_t MCINTEN_SET;\r
+ __O uint32_t MCINTEN_CLR;\r
+ __I uint32_t MCCNTCON;\r
+ __O uint32_t MCCNTCON_SET;\r
+ __O uint32_t MCCNTCON_CLR;\r
+ __I uint32_t MCINTFLAG;\r
+ __O uint32_t MCINTFLAG_SET;\r
+ __O uint32_t MCINTFLAG_CLR;\r
+ __O uint32_t MCCAP_CLR;\r
+} LPC_MCPWM_TypeDef;\r
+\r
+/*------------- Quadrature Encoder Interface (QEI) ---------------------------*/\r
+typedef struct\r
+{\r
+ __O uint32_t QEICON;\r
+ __I uint32_t QEISTAT;\r
+ __IO uint32_t QEICONF;\r
+ __I uint32_t QEIPOS;\r
+ __IO uint32_t QEIMAXPOS;\r
+ __IO uint32_t CMPOS0;\r
+ __IO uint32_t CMPOS1;\r
+ __IO uint32_t CMPOS2;\r
+ __I uint32_t INXCNT;\r
+ __IO uint32_t INXCMP;\r
+ __IO uint32_t QEILOAD;\r
+ __I uint32_t QEITIME;\r
+ __I uint32_t QEIVEL;\r
+ __I uint32_t QEICAP;\r
+ __IO uint32_t VELCOMP;\r
+ __IO uint32_t FILTER;\r
+ uint32_t RESERVED0[998];\r
+ __O uint32_t QEIIEC;\r
+ __O uint32_t QEIIES;\r
+ __I uint32_t QEIINTSTAT;\r
+ __I uint32_t QEIIE;\r
+ __O uint32_t QEICLR;\r
+ __O uint32_t QEISET;\r
+} LPC_QEI_TypeDef;\r
+\r
+/*------------- Controller Area Network (CAN) --------------------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t mask[512]; /* ID Masks */\r
+} LPC_CANAF_RAM_TypeDef;\r
+\r
+typedef struct /* Acceptance Filter Registers */\r
+{\r
+ __IO uint32_t AFMR;\r
+ __IO uint32_t SFF_sa;\r
+ __IO uint32_t SFF_GRP_sa;\r
+ __IO uint32_t EFF_sa;\r
+ __IO uint32_t EFF_GRP_sa;\r
+ __IO uint32_t ENDofTable;\r
+ __I uint32_t LUTerrAd;\r
+ __I uint32_t LUTerr;\r
+ __IO uint32_t FCANIE;\r
+ __IO uint32_t FCANIC0;\r
+ __IO uint32_t FCANIC1;\r
+} LPC_CANAF_TypeDef;\r
+\r
+typedef struct /* Central Registers */\r
+{\r
+ __I uint32_t CANTxSR;\r
+ __I uint32_t CANRxSR;\r
+ __I uint32_t CANMSR;\r
+} LPC_CANCR_TypeDef;\r
+\r
+typedef struct /* Controller Registers */\r
+{\r
+ __IO uint32_t MOD;\r
+ __O uint32_t CMR;\r
+ __IO uint32_t GSR;\r
+ __I uint32_t ICR;\r
+ __IO uint32_t IER;\r
+ __IO uint32_t BTR;\r
+ __IO uint32_t EWL;\r
+ __I uint32_t SR;\r
+ __IO uint32_t RFS;\r
+ __IO uint32_t RID;\r
+ __IO uint32_t RDA;\r
+ __IO uint32_t RDB;\r
+ __IO uint32_t TFI1;\r
+ __IO uint32_t TID1;\r
+ __IO uint32_t TDA1;\r
+ __IO uint32_t TDB1;\r
+ __IO uint32_t TFI2;\r
+ __IO uint32_t TID2;\r
+ __IO uint32_t TDA2;\r
+ __IO uint32_t TDB2;\r
+ __IO uint32_t TFI3;\r
+ __IO uint32_t TID3;\r
+ __IO uint32_t TDA3;\r
+ __IO uint32_t TDB3;\r
+} LPC_CAN_TypeDef;\r
+\r
+/*------------- General Purpose Direct Memory Access (GPDMA) -----------------*/\r
+typedef struct /* Common Registers */\r
+{\r
+ __I uint32_t DMACIntStat;\r
+ __I uint32_t DMACIntTCStat;\r
+ __O uint32_t DMACIntTCClear;\r
+ __I uint32_t DMACIntErrStat;\r
+ __O uint32_t DMACIntErrClr;\r
+ __I uint32_t DMACRawIntTCStat;\r
+ __I uint32_t DMACRawIntErrStat;\r
+ __I uint32_t DMACEnbldChns;\r
+ __IO uint32_t DMACSoftBReq;\r
+ __IO uint32_t DMACSoftSReq;\r
+ __IO uint32_t DMACSoftLBReq;\r
+ __IO uint32_t DMACSoftLSReq;\r
+ __IO uint32_t DMACConfig;\r
+ __IO uint32_t DMACSync;\r
+} LPC_GPDMA_TypeDef;\r
+\r
+typedef struct /* Channel Registers */\r
+{\r
+ __IO uint32_t DMACCSrcAddr;\r
+ __IO uint32_t DMACCDestAddr;\r
+ __IO uint32_t DMACCLLI;\r
+ __IO uint32_t DMACCControl;\r
+ __IO uint32_t DMACCConfig;\r
+} LPC_GPDMACH_TypeDef;\r
+\r
+/*------------- Universal Serial Bus (USB) -----------------------------------*/\r
+typedef struct\r
+{\r
+ __I uint32_t HcRevision; /* USB Host Registers */\r
+ __IO uint32_t HcControl;\r
+ __IO uint32_t HcCommandStatus;\r
+ __IO uint32_t HcInterruptStatus;\r
+ __IO uint32_t HcInterruptEnable;\r
+ __IO uint32_t HcInterruptDisable;\r
+ __IO uint32_t HcHCCA;\r
+ __I uint32_t HcPeriodCurrentED;\r
+ __IO uint32_t HcControlHeadED;\r
+ __IO uint32_t HcControlCurrentED;\r
+ __IO uint32_t HcBulkHeadED;\r
+ __IO uint32_t HcBulkCurrentED;\r
+ __I uint32_t HcDoneHead;\r
+ __IO uint32_t HcFmInterval;\r
+ __I uint32_t HcFmRemaining;\r
+ __I uint32_t HcFmNumber;\r
+ __IO uint32_t HcPeriodicStart;\r
+ __IO uint32_t HcLSTreshold;\r
+ __IO uint32_t HcRhDescriptorA;\r
+ __IO uint32_t HcRhDescriptorB;\r
+ __IO uint32_t HcRhStatus;\r
+ __IO uint32_t HcRhPortStatus1;\r
+ __IO uint32_t HcRhPortStatus2;\r
+ uint32_t RESERVED0[40];\r
+ __I uint32_t Module_ID;\r
+\r
+ __I uint32_t OTGIntSt; /* USB On-The-Go Registers */\r
+ __IO uint32_t OTGIntEn;\r
+ __O uint32_t OTGIntSet;\r
+ __O uint32_t OTGIntClr;\r
+ __IO uint32_t OTGStCtrl;\r
+ __IO uint32_t OTGTmr;\r
+ uint32_t RESERVED1[58];\r
+\r
+ __I uint32_t USBDevIntSt; /* USB Device Interrupt Registers */\r
+ __IO uint32_t USBDevIntEn;\r
+ __O uint32_t USBDevIntClr;\r
+ __O uint32_t USBDevIntSet;\r
+\r
+ __O uint32_t USBCmdCode; /* USB Device SIE Command Registers */\r
+ __I uint32_t USBCmdData;\r
+\r
+ __I uint32_t USBRxData; /* USB Device Transfer Registers */\r
+ __O uint32_t USBTxData;\r
+ __I uint32_t USBRxPLen;\r
+ __O uint32_t USBTxPLen;\r
+ __IO uint32_t USBCtrl;\r
+ __O uint32_t USBDevIntPri;\r
+\r
+ __I uint32_t USBEpIntSt; /* USB Device Endpoint Interrupt Regs */\r
+ __IO uint32_t USBEpIntEn;\r
+ __O uint32_t USBEpIntClr;\r
+ __O uint32_t USBEpIntSet;\r
+ __O uint32_t USBEpIntPri;\r
+\r
+ __IO uint32_t USBReEp; /* USB Device Endpoint Realization Reg*/\r
+ __O uint32_t USBEpInd;\r
+ __IO uint32_t USBMaxPSize;\r
+\r
+ __I uint32_t USBDMARSt; /* USB Device DMA Registers */\r
+ __O uint32_t USBDMARClr;\r
+ __O uint32_t USBDMARSet;\r
+ uint32_t RESERVED2[9];\r
+ __IO uint32_t USBUDCAH;\r
+ __I uint32_t USBEpDMASt;\r
+ __O uint32_t USBEpDMAEn;\r
+ __O uint32_t USBEpDMADis;\r
+ __I uint32_t USBDMAIntSt;\r
+ __IO uint32_t USBDMAIntEn;\r
+ uint32_t RESERVED3[2];\r
+ __I uint32_t USBEoTIntSt;\r
+ __O uint32_t USBEoTIntClr;\r
+ __O uint32_t USBEoTIntSet;\r
+ __I uint32_t USBNDDRIntSt;\r
+ __O uint32_t USBNDDRIntClr;\r
+ __O uint32_t USBNDDRIntSet;\r
+ __I uint32_t USBSysErrIntSt;\r
+ __O uint32_t USBSysErrIntClr;\r
+ __O uint32_t USBSysErrIntSet;\r
+ uint32_t RESERVED4[15];\r
+\r
+ __I uint32_t I2C_RX; /* USB OTG I2C Registers */\r
+ __O uint32_t I2C_WO;\r
+ __I uint32_t I2C_STS;\r
+ __IO uint32_t I2C_CTL;\r
+ __IO uint32_t I2C_CLKHI;\r
+ __O uint32_t I2C_CLKLO;\r
+ uint32_t RESERVED5[823];\r
+\r
+ union {\r
+ __IO uint32_t USBClkCtrl; /* USB Clock Control Registers */\r
+ __IO uint32_t OTGClkCtrl;\r
+ };\r
+ union {\r
+ __I uint32_t USBClkSt;\r
+ __I uint32_t OTGClkSt;\r
+ };\r
+} LPC_USB_TypeDef;\r
+\r
+/*------------- Ethernet Media Access Controller (EMAC) ----------------------*/\r
+typedef struct\r
+{\r
+ __IO uint32_t MAC1; /* MAC Registers */\r
+ __IO uint32_t MAC2;\r
+ __IO uint32_t IPGT;\r
+ __IO uint32_t IPGR;\r
+ __IO uint32_t CLRT;\r
+ __IO uint32_t MAXF;\r
+ __IO uint32_t SUPP;\r
+ __IO uint32_t TEST;\r
+ __IO uint32_t MCFG;\r
+ __IO uint32_t MCMD;\r
+ __IO uint32_t MADR;\r
+ __O uint32_t MWTD;\r
+ __I uint32_t MRDD;\r
+ __I uint32_t MIND;\r
+ uint32_t RESERVED0[2];\r
+ __IO uint32_t SA0;\r
+ __IO uint32_t SA1;\r
+ __IO uint32_t SA2;\r
+ uint32_t RESERVED1[45];\r
+ __IO uint32_t Command; /* Control Registers */\r
+ __I uint32_t Status;\r
+ __IO uint32_t RxDescriptor;\r
+ __IO uint32_t RxStatus;\r
+ __IO uint32_t RxDescriptorNumber;\r
+ __I uint32_t RxProduceIndex;\r
+ __IO uint32_t RxConsumeIndex;\r
+ __IO uint32_t TxDescriptor;\r
+ __IO uint32_t TxStatus;\r
+ __IO uint32_t TxDescriptorNumber;\r
+ __IO uint32_t TxProduceIndex;\r
+ __I uint32_t TxConsumeIndex;\r
+ uint32_t RESERVED2[10];\r
+ __I uint32_t TSV0;\r
+ __I uint32_t TSV1;\r
+ __I uint32_t RSV;\r
+ uint32_t RESERVED3[3];\r
+ __IO uint32_t FlowControlCounter;\r
+ __I uint32_t FlowControlStatus;\r
+ uint32_t RESERVED4[34];\r
+ __IO uint32_t RxFilterCtrl; /* Rx Filter Registers */\r
+ __IO uint32_t RxFilterWoLStatus;\r
+ __IO uint32_t RxFilterWoLClear;\r
+ uint32_t RESERVED5;\r
+ __IO uint32_t HashFilterL;\r
+ __IO uint32_t HashFilterH;\r
+ uint32_t RESERVED6[882];\r
+ __I uint32_t IntStatus; /* Module Control Registers */\r
+ __IO uint32_t IntEnable;\r
+ __O uint32_t IntClear;\r
+ __O uint32_t IntSet;\r
+ uint32_t RESERVED7;\r
+ __IO uint32_t PowerDown;\r
+ uint32_t RESERVED8;\r
+ __IO uint32_t Module_ID;\r
+} LPC_EMAC_TypeDef;\r
+\r
+#if defined ( __CC_ARM )\r
+#pragma no_anon_unions\r
+#endif\r
+\r
+\r
+/******************************************************************************/\r
+/* Peripheral memory map */\r
+/******************************************************************************/\r
+/* Base addresses */\r
+#define LPC_FLASH_BASE (0x00000000UL)\r
+#define LPC_RAM_BASE (0x10000000UL)\r
+#ifdef __LPC17XX_REV00\r
+#define LPC_AHBRAM0_BASE (0x20000000UL)\r
+#define LPC_AHBRAM1_BASE (0x20004000UL)\r
+#else\r
+#define LPC_AHBRAM0_BASE (0x2007C000UL)\r
+#define LPC_AHBRAM1_BASE (0x20080000UL)\r
+#endif\r
+#define LPC_GPIO_BASE (0x2009C000UL)\r
+#define LPC_APB0_BASE (0x40000000UL)\r
+#define LPC_APB1_BASE (0x40080000UL)\r
+#define LPC_AHB_BASE (0x50000000UL)\r
+#define LPC_CM3_BASE (0xE0000000UL)\r
+\r
+/* APB0 peripherals */\r
+#define LPC_WDT_BASE (LPC_APB0_BASE + 0x00000)\r
+#define LPC_TIM0_BASE (LPC_APB0_BASE + 0x04000)\r
+#define LPC_TIM1_BASE (LPC_APB0_BASE + 0x08000)\r
+#define LPC_UART0_BASE (LPC_APB0_BASE + 0x0C000)\r
+#define LPC_UART1_BASE (LPC_APB0_BASE + 0x10000)\r
+#define LPC_PWM1_BASE (LPC_APB0_BASE + 0x18000)\r
+#define LPC_I2C0_BASE (LPC_APB0_BASE + 0x1C000)\r
+#define LPC_SPI_BASE (LPC_APB0_BASE + 0x20000)\r
+#define LPC_RTC_BASE (LPC_APB0_BASE + 0x24000)\r
+#define LPC_GPIOINT_BASE (LPC_APB0_BASE + 0x28080)\r
+#define LPC_PINCON_BASE (LPC_APB0_BASE + 0x2C000)\r
+#define LPC_SSP1_BASE (LPC_APB0_BASE + 0x30000)\r
+#define LPC_ADC_BASE (LPC_APB0_BASE + 0x34000)\r
+#define LPC_CANAF_RAM_BASE (LPC_APB0_BASE + 0x38000)\r
+#define LPC_CANAF_BASE (LPC_APB0_BASE + 0x3C000)\r
+#define LPC_CANCR_BASE (LPC_APB0_BASE + 0x40000)\r
+#define LPC_CAN1_BASE (LPC_APB0_BASE + 0x44000)\r
+#define LPC_CAN2_BASE (LPC_APB0_BASE + 0x48000)\r
+#define LPC_I2C1_BASE (LPC_APB0_BASE + 0x5C000)\r
+\r
+/* APB1 peripherals */\r
+#define LPC_SSP0_BASE (LPC_APB1_BASE + 0x08000)\r
+#define LPC_DAC_BASE (LPC_APB1_BASE + 0x0C000)\r
+#define LPC_TIM2_BASE (LPC_APB1_BASE + 0x10000)\r
+#define LPC_TIM3_BASE (LPC_APB1_BASE + 0x14000)\r
+#define LPC_UART2_BASE (LPC_APB1_BASE + 0x18000)\r
+#define LPC_UART3_BASE (LPC_APB1_BASE + 0x1C000)\r
+#define LPC_I2C2_BASE (LPC_APB1_BASE + 0x20000)\r
+#define LPC_I2S_BASE (LPC_APB1_BASE + 0x28000)\r
+#define LPC_RIT_BASE (LPC_APB1_BASE + 0x30000)\r
+#define LPC_MCPWM_BASE (LPC_APB1_BASE + 0x38000)\r
+#define LPC_QEI_BASE (LPC_APB1_BASE + 0x3C000)\r
+#define LPC_SC_BASE (LPC_APB1_BASE + 0x7C000)\r
+\r
+/* AHB peripherals */\r
+#define LPC_EMAC_BASE (LPC_AHB_BASE + 0x00000)\r
+#define LPC_GPDMA_BASE (LPC_AHB_BASE + 0x04000)\r
+#define LPC_GPDMACH0_BASE (LPC_AHB_BASE + 0x04100)\r
+#define LPC_GPDMACH1_BASE (LPC_AHB_BASE + 0x04120)\r
+#define LPC_GPDMACH2_BASE (LPC_AHB_BASE + 0x04140)\r
+#define LPC_GPDMACH3_BASE (LPC_AHB_BASE + 0x04160)\r
+#define LPC_GPDMACH4_BASE (LPC_AHB_BASE + 0x04180)\r
+#define LPC_GPDMACH5_BASE (LPC_AHB_BASE + 0x041A0)\r
+#define LPC_GPDMACH6_BASE (LPC_AHB_BASE + 0x041C0)\r
+#define LPC_GPDMACH7_BASE (LPC_AHB_BASE + 0x041E0)\r
+#define LPC_USB_BASE (LPC_AHB_BASE + 0x0C000)\r
+\r
+/* GPIOs */\r
+#define LPC_GPIO0_BASE (LPC_GPIO_BASE + 0x00000)\r
+#define LPC_GPIO1_BASE (LPC_GPIO_BASE + 0x00020)\r
+#define LPC_GPIO2_BASE (LPC_GPIO_BASE + 0x00040)\r
+#define LPC_GPIO3_BASE (LPC_GPIO_BASE + 0x00060)\r
+#define LPC_GPIO4_BASE (LPC_GPIO_BASE + 0x00080)\r
+\r
+\r
+/******************************************************************************/\r
+/* Peripheral declaration */\r
+/******************************************************************************/\r
+#define LPC_SC ((LPC_SC_TypeDef *) LPC_SC_BASE )\r
+#define LPC_GPIO0 ((LPC_GPIO_TypeDef *) LPC_GPIO0_BASE )\r
+#define LPC_GPIO1 ((LPC_GPIO_TypeDef *) LPC_GPIO1_BASE )\r
+#define LPC_GPIO2 ((LPC_GPIO_TypeDef *) LPC_GPIO2_BASE )\r
+#define LPC_GPIO3 ((LPC_GPIO_TypeDef *) LPC_GPIO3_BASE )\r
+#define LPC_GPIO4 ((LPC_GPIO_TypeDef *) LPC_GPIO4_BASE )\r
+#define LPC_WDT ((LPC_WDT_TypeDef *) LPC_WDT_BASE )\r
+#define LPC_TIM0 ((LPC_TIM_TypeDef *) LPC_TIM0_BASE )\r
+#define LPC_TIM1 ((LPC_TIM_TypeDef *) LPC_TIM1_BASE )\r
+#define LPC_TIM2 ((LPC_TIM_TypeDef *) LPC_TIM2_BASE )\r
+#define LPC_TIM3 ((LPC_TIM_TypeDef *) LPC_TIM3_BASE )\r
+#define LPC_RIT ((LPC_RIT_TypeDef *) LPC_RIT_BASE )\r
+#define LPC_UART0 ((LPC_UART_TypeDef *) LPC_UART0_BASE )\r
+#define LPC_UART1 ((LPC_UART1_TypeDef *) LPC_UART1_BASE )\r
+#define LPC_UART2 ((LPC_UART_TypeDef *) LPC_UART2_BASE )\r
+#define LPC_UART3 ((LPC_UART_TypeDef *) LPC_UART3_BASE )\r
+#define LPC_PWM1 ((LPC_PWM_TypeDef *) LPC_PWM1_BASE )\r
+#define LPC_I2C0 ((LPC_I2C_TypeDef *) LPC_I2C0_BASE )\r
+#define LPC_I2C1 ((LPC_I2C_TypeDef *) LPC_I2C1_BASE )\r
+#define LPC_I2C2 ((LPC_I2C_TypeDef *) LPC_I2C2_BASE )\r
+#define LPC_I2S ((LPC_I2S_TypeDef *) LPC_I2S_BASE )\r
+#define LPC_SPI ((LPC_SPI_TypeDef *) LPC_SPI_BASE )\r
+#define LPC_RTC ((LPC_RTC_TypeDef *) LPC_RTC_BASE )\r
+#define LPC_GPIOINT ((LPC_GPIOINT_TypeDef *) LPC_GPIOINT_BASE )\r
+#define LPC_PINCON ((LPC_PINCON_TypeDef *) LPC_PINCON_BASE )\r
+#define LPC_SSP0 ((LPC_SSP_TypeDef *) LPC_SSP0_BASE )\r
+#define LPC_SSP1 ((LPC_SSP_TypeDef *) LPC_SSP1_BASE )\r
+#define LPC_ADC ((LPC_ADC_TypeDef *) LPC_ADC_BASE )\r
+#define LPC_DAC ((LPC_DAC_TypeDef *) LPC_DAC_BASE )\r
+#define LPC_CANAF_RAM ((LPC_CANAF_RAM_TypeDef *) LPC_CANAF_RAM_BASE)\r
+#define LPC_CANAF ((LPC_CANAF_TypeDef *) LPC_CANAF_BASE )\r
+#define LPC_CANCR ((LPC_CANCR_TypeDef *) LPC_CANCR_BASE )\r
+#define LPC_CAN1 ((LPC_CAN_TypeDef *) LPC_CAN1_BASE )\r
+#define LPC_CAN2 ((LPC_CAN_TypeDef *) LPC_CAN2_BASE )\r
+#define LPC_MCPWM ((LPC_MCPWM_TypeDef *) LPC_MCPWM_BASE )\r
+#define LPC_QEI ((LPC_QEI_TypeDef *) LPC_QEI_BASE )\r
+#define LPC_EMAC ((LPC_EMAC_TypeDef *) LPC_EMAC_BASE )\r
+#define LPC_GPDMA ((LPC_GPDMA_TypeDef *) LPC_GPDMA_BASE )\r
+#define DMAREQSEL (*(__IO uint32_t *) ( 0x4000C1C4))\r
+#define LPC_GPDMACH0 ((LPC_GPDMACH_TypeDef *) LPC_GPDMACH0_BASE )\r
+#define LPC_GPDMACH1 ((LPC_GPDMACH_TypeDef *) LPC_GPDMACH1_BASE )\r
+#define LPC_GPDMACH2 ((LPC_GPDMACH_TypeDef *) LPC_GPDMACH2_BASE )\r
+#define LPC_GPDMACH3 ((LPC_GPDMACH_TypeDef *) LPC_GPDMACH3_BASE )\r
+#define LPC_GPDMACH4 ((LPC_GPDMACH_TypeDef *) LPC_GPDMACH4_BASE )\r
+#define LPC_GPDMACH5 ((LPC_GPDMACH_TypeDef *) LPC_GPDMACH5_BASE )\r
+#define LPC_GPDMACH6 ((LPC_GPDMACH_TypeDef *) LPC_GPDMACH6_BASE )\r
+#define LPC_GPDMACH7 ((LPC_GPDMACH_TypeDef *) LPC_GPDMACH7_BASE )\r
+#define LPC_USB ((LPC_USB_TypeDef *) LPC_USB_BASE )\r
+\r
+#endif // __LPC17xx_H__\r
--- /dev/null
+/**************************************************************************//**\r
+ * @file core_cm3.h\r
+ * @brief CMSIS Cortex-M3 Core Peripheral Access Layer Header File\r
+ * @version V1.30\r
+ * @date 30. October 2009\r
+ *\r
+ * @note\r
+ * Copyright (C) 2009 ARM Limited. All rights reserved.\r
+ *\r
+ * @par\r
+ * ARM Limited (ARM) is supplying this software for use with Cortex-M\r
+ * processor based microcontrollers. This file can be freely distributed\r
+ * within development tools that are supporting such ARM based processors.\r
+ *\r
+ * @par\r
+ * THIS SOFTWARE IS PROVIDED "AS IS". NO WARRANTIES, WHETHER EXPRESS, IMPLIED\r
+ * OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF\r
+ * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.\r
+ * ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR\r
+ * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.\r
+ *\r
+ ******************************************************************************/\r
+\r
+#ifndef __CM3_CORE_H__\r
+#define __CM3_CORE_H__\r
+\r
+/** @addtogroup CMSIS_CM3_core_LintCinfiguration CMSIS CM3 Core Lint Configuration\r
+ *\r
+ * List of Lint messages which will be suppressed and not shown:\r
+ * - Error 10: \n\r
+ * register uint32_t __regBasePri __asm("basepri"); \n\r
+ * Error 10: Expecting ';'\r
+ * .\r
+ * - Error 530: \n\r
+ * return(__regBasePri); \n\r
+ * Warning 530: Symbol '__regBasePri' (line 264) not initialized\r
+ * .\r
+ * - Error 550: \n\r
+ * __regBasePri = (basePri & 0x1ff); \n\r
+ * Warning 550: Symbol '__regBasePri' (line 271) not accessed\r
+ * .\r
+ * - Error 754: \n\r
+ * uint32_t RESERVED0[24]; \n\r
+ * Info 754: local structure member '<some, not used in the HAL>' (line 109, file ./cm3_core.h) not referenced\r
+ * .\r
+ * - Error 750: \n\r
+ * #define __CM3_CORE_H__ \n\r
+ * Info 750: local macro '__CM3_CORE_H__' (line 43, file./cm3_core.h) not referenced\r
+ * .\r
+ * - Error 528: \n\r
+ * static __INLINE void NVIC_DisableIRQ(uint32_t IRQn) \n\r
+ * Warning 528: Symbol 'NVIC_DisableIRQ(unsigned int)' (line 419, file ./cm3_core.h) not referenced\r
+ * .\r
+ * - Error 751: \n\r
+ * } InterruptType_Type; \n\r
+ * Info 751: local typedef 'InterruptType_Type' (line 170, file ./cm3_core.h) not referenced\r
+ * .\r
+ * Note: To re-enable a Message, insert a space before 'lint' *\r
+ *\r
+ */\r
+\r
+/*lint -save */\r
+/*lint -e10 */\r
+/*lint -e530 */\r
+/*lint -e550 */\r
+/*lint -e754 */\r
+/*lint -e750 */\r
+/*lint -e528 */\r
+/*lint -e751 */\r
+\r
+\r
+/** @addtogroup CMSIS_CM3_core_definitions CM3 Core Definitions\r
+ This file defines all structures and symbols for CMSIS core:\r
+ - CMSIS version number\r
+ - Cortex-M core registers and bitfields\r
+ - Cortex-M core peripheral base address\r
+ @{\r
+ */\r
+\r
+#ifdef __cplusplus\r
+ extern "C" {\r
+#endif\r
+\r
+#define __CM3_CMSIS_VERSION_MAIN (0x01) /*!< [31:16] CMSIS HAL main version */\r
+#define __CM3_CMSIS_VERSION_SUB (0x30) /*!< [15:0] CMSIS HAL sub version */\r
+#define __CM3_CMSIS_VERSION ((__CM3_CMSIS_VERSION_MAIN << 16) | __CM3_CMSIS_VERSION_SUB) /*!< CMSIS HAL version number */\r
+\r
+#define __CORTEX_M (0x03) /*!< Cortex core */\r
+\r
+#include <stdint.h> /* Include standard types */\r
+\r
+#if defined (__ICCARM__)\r
+ #include <intrinsics.h> /* IAR Intrinsics */\r
+#endif\r
+\r
+\r
+#ifndef __NVIC_PRIO_BITS\r
+ #define __NVIC_PRIO_BITS 4 /*!< standard definition for NVIC Priority Bits */\r
+#endif\r
+\r
+\r
+\r
+\r
+/**\r
+ * IO definitions\r
+ *\r
+ * define access restrictions to peripheral registers\r
+ */\r
+\r
+#ifdef __cplusplus\r
+ #define __I volatile /*!< defines 'read only' permissions */\r
+#else\r
+ #define __I volatile const /*!< defines 'read only' permissions */\r
+#endif\r
+#define __O volatile /*!< defines 'write only' permissions */\r
+#define __IO volatile /*!< defines 'read / write' permissions */\r
+\r
+\r
+\r
+/*******************************************************************************\r
+ * Register Abstraction\r
+ ******************************************************************************/\r
+/** @addtogroup CMSIS_CM3_core_register CMSIS CM3 Core Register\r
+ @{\r
+*/\r
+\r
+\r
+/** @addtogroup CMSIS_CM3_NVIC CMSIS CM3 NVIC\r
+ memory mapped structure for Nested Vectored Interrupt Controller (NVIC)\r
+ @{\r
+ */\r
+typedef struct\r
+{\r
+ __IO uint32_t ISER[8]; /*!< Offset: 0x000 Interrupt Set Enable Register */\r
+ uint32_t RESERVED0[24];\r
+ __IO uint32_t ICER[8]; /*!< Offset: 0x080 Interrupt Clear Enable Register */\r
+ uint32_t RSERVED1[24];\r
+ __IO uint32_t ISPR[8]; /*!< Offset: 0x100 Interrupt Set Pending Register */\r
+ uint32_t RESERVED2[24];\r
+ __IO uint32_t ICPR[8]; /*!< Offset: 0x180 Interrupt Clear Pending Register */\r
+ uint32_t RESERVED3[24];\r
+ __IO uint32_t IABR[8]; /*!< Offset: 0x200 Interrupt Active bit Register */\r
+ uint32_t RESERVED4[56];\r
+ __IO uint8_t IP[240]; /*!< Offset: 0x300 Interrupt Priority Register (8Bit wide) */\r
+ uint32_t RESERVED5[644];\r
+ __O uint32_t STIR; /*!< Offset: 0xE00 Software Trigger Interrupt Register */\r
+} NVIC_Type;\r
+/*@}*/ /* end of group CMSIS_CM3_NVIC */\r
+\r
+\r
+/** @addtogroup CMSIS_CM3_SCB CMSIS CM3 SCB\r
+ memory mapped structure for System Control Block (SCB)\r
+ @{\r
+ */\r
+typedef struct\r
+{\r
+ __I uint32_t CPUID; /*!< Offset: 0x00 CPU ID Base Register */\r
+ __IO uint32_t ICSR; /*!< Offset: 0x04 Interrupt Control State Register */\r
+ __IO uint32_t VTOR; /*!< Offset: 0x08 Vector Table Offset Register */\r
+ __IO uint32_t AIRCR; /*!< Offset: 0x0C Application Interrupt / Reset Control Register */\r
+ __IO uint32_t SCR; /*!< Offset: 0x10 System Control Register */\r
+ __IO uint32_t CCR; /*!< Offset: 0x14 Configuration Control Register */\r
+ __IO uint8_t SHP[12]; /*!< Offset: 0x18 System Handlers Priority Registers (4-7, 8-11, 12-15) */\r
+ __IO uint32_t SHCSR; /*!< Offset: 0x24 System Handler Control and State Register */\r
+ __IO uint32_t CFSR; /*!< Offset: 0x28 Configurable Fault Status Register */\r
+ __IO uint32_t HFSR; /*!< Offset: 0x2C Hard Fault Status Register */\r
+ __IO uint32_t DFSR; /*!< Offset: 0x30 Debug Fault Status Register */\r
+ __IO uint32_t MMFAR; /*!< Offset: 0x34 Mem Manage Address Register */\r
+ __IO uint32_t BFAR; /*!< Offset: 0x38 Bus Fault Address Register */\r
+ __IO uint32_t AFSR; /*!< Offset: 0x3C Auxiliary Fault Status Register */\r
+ __I uint32_t PFR[2]; /*!< Offset: 0x40 Processor Feature Register */\r
+ __I uint32_t DFR; /*!< Offset: 0x48 Debug Feature Register */\r
+ __I uint32_t ADR; /*!< Offset: 0x4C Auxiliary Feature Register */\r
+ __I uint32_t MMFR[4]; /*!< Offset: 0x50 Memory Model Feature Register */\r
+ __I uint32_t ISAR[5]; /*!< Offset: 0x60 ISA Feature Register */\r
+} SCB_Type;\r
+\r
+/* SCB CPUID Register Definitions */\r
+#define SCB_CPUID_IMPLEMENTER_Pos 24 /*!< SCB CPUID: IMPLEMENTER Position */\r
+#define SCB_CPUID_IMPLEMENTER_Msk (0xFFul << SCB_CPUID_IMPLEMENTER_Pos) /*!< SCB CPUID: IMPLEMENTER Mask */\r
+\r
+#define SCB_CPUID_VARIANT_Pos 20 /*!< SCB CPUID: VARIANT Position */\r
+#define SCB_CPUID_VARIANT_Msk (0xFul << SCB_CPUID_VARIANT_Pos) /*!< SCB CPUID: VARIANT Mask */\r
+\r
+#define SCB_CPUID_PARTNO_Pos 4 /*!< SCB CPUID: PARTNO Position */\r
+#define SCB_CPUID_PARTNO_Msk (0xFFFul << SCB_CPUID_PARTNO_Pos) /*!< SCB CPUID: PARTNO Mask */\r
+\r
+#define SCB_CPUID_REVISION_Pos 0 /*!< SCB CPUID: REVISION Position */\r
+#define SCB_CPUID_REVISION_Msk (0xFul << SCB_CPUID_REVISION_Pos) /*!< SCB CPUID: REVISION Mask */\r
+\r
+/* SCB Interrupt Control State Register Definitions */\r
+#define SCB_ICSR_NMIPENDSET_Pos 31 /*!< SCB ICSR: NMIPENDSET Position */\r
+#define SCB_ICSR_NMIPENDSET_Msk (1ul << SCB_ICSR_NMIPENDSET_Pos) /*!< SCB ICSR: NMIPENDSET Mask */\r
+\r
+#define SCB_ICSR_PENDSVSET_Pos 28 /*!< SCB ICSR: PENDSVSET Position */\r
+#define SCB_ICSR_PENDSVSET_Msk (1ul << SCB_ICSR_PENDSVSET_Pos) /*!< SCB ICSR: PENDSVSET Mask */\r
+\r
+#define SCB_ICSR_PENDSVCLR_Pos 27 /*!< SCB ICSR: PENDSVCLR Position */\r
+#define SCB_ICSR_PENDSVCLR_Msk (1ul << SCB_ICSR_PENDSVCLR_Pos) /*!< SCB ICSR: PENDSVCLR Mask */\r
+\r
+#define SCB_ICSR_PENDSTSET_Pos 26 /*!< SCB ICSR: PENDSTSET Position */\r
+#define SCB_ICSR_PENDSTSET_Msk (1ul << SCB_ICSR_PENDSTSET_Pos) /*!< SCB ICSR: PENDSTSET Mask */\r
+\r
+#define SCB_ICSR_PENDSTCLR_Pos 25 /*!< SCB ICSR: PENDSTCLR Position */\r
+#define SCB_ICSR_PENDSTCLR_Msk (1ul << SCB_ICSR_PENDSTCLR_Pos) /*!< SCB ICSR: PENDSTCLR Mask */\r
+\r
+#define SCB_ICSR_ISRPREEMPT_Pos 23 /*!< SCB ICSR: ISRPREEMPT Position */\r
+#define SCB_ICSR_ISRPREEMPT_Msk (1ul << SCB_ICSR_ISRPREEMPT_Pos) /*!< SCB ICSR: ISRPREEMPT Mask */\r
+\r
+#define SCB_ICSR_ISRPENDING_Pos 22 /*!< SCB ICSR: ISRPENDING Position */\r
+#define SCB_ICSR_ISRPENDING_Msk (1ul << SCB_ICSR_ISRPENDING_Pos) /*!< SCB ICSR: ISRPENDING Mask */\r
+\r
+#define SCB_ICSR_VECTPENDING_Pos 12 /*!< SCB ICSR: VECTPENDING Position */\r
+#define SCB_ICSR_VECTPENDING_Msk (0x1FFul << SCB_ICSR_VECTPENDING_Pos) /*!< SCB ICSR: VECTPENDING Mask */\r
+\r
+#define SCB_ICSR_RETTOBASE_Pos 11 /*!< SCB ICSR: RETTOBASE Position */\r
+#define SCB_ICSR_RETTOBASE_Msk (1ul << SCB_ICSR_RETTOBASE_Pos) /*!< SCB ICSR: RETTOBASE Mask */\r
+\r
+#define SCB_ICSR_VECTACTIVE_Pos 0 /*!< SCB ICSR: VECTACTIVE Position */\r
+#define SCB_ICSR_VECTACTIVE_Msk (0x1FFul << SCB_ICSR_VECTACTIVE_Pos) /*!< SCB ICSR: VECTACTIVE Mask */\r
+\r
+/* SCB Interrupt Control State Register Definitions */\r
+#define SCB_VTOR_TBLBASE_Pos 29 /*!< SCB VTOR: TBLBASE Position */\r
+#define SCB_VTOR_TBLBASE_Msk (0x1FFul << SCB_VTOR_TBLBASE_Pos) /*!< SCB VTOR: TBLBASE Mask */\r
+\r
+#define SCB_VTOR_TBLOFF_Pos 7 /*!< SCB VTOR: TBLOFF Position */\r
+#define SCB_VTOR_TBLOFF_Msk (0x3FFFFFul << SCB_VTOR_TBLOFF_Pos) /*!< SCB VTOR: TBLOFF Mask */\r
+\r
+/* SCB Application Interrupt and Reset Control Register Definitions */\r
+#define SCB_AIRCR_VECTKEY_Pos 16 /*!< SCB AIRCR: VECTKEY Position */\r
+#define SCB_AIRCR_VECTKEY_Msk (0xFFFFul << SCB_AIRCR_VECTKEY_Pos) /*!< SCB AIRCR: VECTKEY Mask */\r
+\r
+#define SCB_AIRCR_VECTKEYSTAT_Pos 16 /*!< SCB AIRCR: VECTKEYSTAT Position */\r
+#define SCB_AIRCR_VECTKEYSTAT_Msk (0xFFFFul << SCB_AIRCR_VECTKEYSTAT_Pos) /*!< SCB AIRCR: VECTKEYSTAT Mask */\r
+\r
+#define SCB_AIRCR_ENDIANESS_Pos 15 /*!< SCB AIRCR: ENDIANESS Position */\r
+#define SCB_AIRCR_ENDIANESS_Msk (1ul << SCB_AIRCR_ENDIANESS_Pos) /*!< SCB AIRCR: ENDIANESS Mask */\r
+\r
+#define SCB_AIRCR_PRIGROUP_Pos 8 /*!< SCB AIRCR: PRIGROUP Position */\r
+#define SCB_AIRCR_PRIGROUP_Msk (7ul << SCB_AIRCR_PRIGROUP_Pos) /*!< SCB AIRCR: PRIGROUP Mask */\r
+\r
+#define SCB_AIRCR_SYSRESETREQ_Pos 2 /*!< SCB AIRCR: SYSRESETREQ Position */\r
+#define SCB_AIRCR_SYSRESETREQ_Msk (1ul << SCB_AIRCR_SYSRESETREQ_Pos) /*!< SCB AIRCR: SYSRESETREQ Mask */\r
+\r
+#define SCB_AIRCR_VECTCLRACTIVE_Pos 1 /*!< SCB AIRCR: VECTCLRACTIVE Position */\r
+#define SCB_AIRCR_VECTCLRACTIVE_Msk (1ul << SCB_AIRCR_VECTCLRACTIVE_Pos) /*!< SCB AIRCR: VECTCLRACTIVE Mask */\r
+\r
+#define SCB_AIRCR_VECTRESET_Pos 0 /*!< SCB AIRCR: VECTRESET Position */\r
+#define SCB_AIRCR_VECTRESET_Msk (1ul << SCB_AIRCR_VECTRESET_Pos) /*!< SCB AIRCR: VECTRESET Mask */\r
+\r
+/* SCB System Control Register Definitions */\r
+#define SCB_SCR_SEVONPEND_Pos 4 /*!< SCB SCR: SEVONPEND Position */\r
+#define SCB_SCR_SEVONPEND_Msk (1ul << SCB_SCR_SEVONPEND_Pos) /*!< SCB SCR: SEVONPEND Mask */\r
+\r
+#define SCB_SCR_SLEEPDEEP_Pos 2 /*!< SCB SCR: SLEEPDEEP Position */\r
+#define SCB_SCR_SLEEPDEEP_Msk (1ul << SCB_SCR_SLEEPDEEP_Pos) /*!< SCB SCR: SLEEPDEEP Mask */\r
+\r
+#define SCB_SCR_SLEEPONEXIT_Pos 1 /*!< SCB SCR: SLEEPONEXIT Position */\r
+#define SCB_SCR_SLEEPONEXIT_Msk (1ul << SCB_SCR_SLEEPONEXIT_Pos) /*!< SCB SCR: SLEEPONEXIT Mask */\r
+\r
+/* SCB Configuration Control Register Definitions */\r
+#define SCB_CCR_STKALIGN_Pos 9 /*!< SCB CCR: STKALIGN Position */\r
+#define SCB_CCR_STKALIGN_Msk (1ul << SCB_CCR_STKALIGN_Pos) /*!< SCB CCR: STKALIGN Mask */\r
+\r
+#define SCB_CCR_BFHFNMIGN_Pos 8 /*!< SCB CCR: BFHFNMIGN Position */\r
+#define SCB_CCR_BFHFNMIGN_Msk (1ul << SCB_CCR_BFHFNMIGN_Pos) /*!< SCB CCR: BFHFNMIGN Mask */\r
+\r
+#define SCB_CCR_DIV_0_TRP_Pos 4 /*!< SCB CCR: DIV_0_TRP Position */\r
+#define SCB_CCR_DIV_0_TRP_Msk (1ul << SCB_CCR_DIV_0_TRP_Pos) /*!< SCB CCR: DIV_0_TRP Mask */\r
+\r
+#define SCB_CCR_UNALIGN_TRP_Pos 3 /*!< SCB CCR: UNALIGN_TRP Position */\r
+#define SCB_CCR_UNALIGN_TRP_Msk (1ul << SCB_CCR_UNALIGN_TRP_Pos) /*!< SCB CCR: UNALIGN_TRP Mask */\r
+\r
+#define SCB_CCR_USERSETMPEND_Pos 1 /*!< SCB CCR: USERSETMPEND Position */\r
+#define SCB_CCR_USERSETMPEND_Msk (1ul << SCB_CCR_USERSETMPEND_Pos) /*!< SCB CCR: USERSETMPEND Mask */\r
+\r
+#define SCB_CCR_NONBASETHRDENA_Pos 0 /*!< SCB CCR: NONBASETHRDENA Position */\r
+#define SCB_CCR_NONBASETHRDENA_Msk (1ul << SCB_CCR_NONBASETHRDENA_Pos) /*!< SCB CCR: NONBASETHRDENA Mask */\r
+\r
+/* SCB System Handler Control and State Register Definitions */\r
+#define SCB_SHCSR_USGFAULTENA_Pos 18 /*!< SCB SHCSR: USGFAULTENA Position */\r
+#define SCB_SHCSR_USGFAULTENA_Msk (1ul << SCB_SHCSR_USGFAULTENA_Pos) /*!< SCB SHCSR: USGFAULTENA Mask */\r
+\r
+#define SCB_SHCSR_BUSFAULTENA_Pos 17 /*!< SCB SHCSR: BUSFAULTENA Position */\r
+#define SCB_SHCSR_BUSFAULTENA_Msk (1ul << SCB_SHCSR_BUSFAULTENA_Pos) /*!< SCB SHCSR: BUSFAULTENA Mask */\r
+\r
+#define SCB_SHCSR_MEMFAULTENA_Pos 16 /*!< SCB SHCSR: MEMFAULTENA Position */\r
+#define SCB_SHCSR_MEMFAULTENA_Msk (1ul << SCB_SHCSR_MEMFAULTENA_Pos) /*!< SCB SHCSR: MEMFAULTENA Mask */\r
+\r
+#define SCB_SHCSR_SVCALLPENDED_Pos 15 /*!< SCB SHCSR: SVCALLPENDED Position */\r
+#define SCB_SHCSR_SVCALLPENDED_Msk (1ul << SCB_SHCSR_SVCALLPENDED_Pos) /*!< SCB SHCSR: SVCALLPENDED Mask */\r
+\r
+#define SCB_SHCSR_BUSFAULTPENDED_Pos 14 /*!< SCB SHCSR: BUSFAULTPENDED Position */\r
+#define SCB_SHCSR_BUSFAULTPENDED_Msk (1ul << SCB_SHCSR_BUSFAULTPENDED_Pos) /*!< SCB SHCSR: BUSFAULTPENDED Mask */\r
+\r
+#define SCB_SHCSR_MEMFAULTPENDED_Pos 13 /*!< SCB SHCSR: MEMFAULTPENDED Position */\r
+#define SCB_SHCSR_MEMFAULTPENDED_Msk (1ul << SCB_SHCSR_MEMFAULTPENDED_Pos) /*!< SCB SHCSR: MEMFAULTPENDED Mask */\r
+\r
+#define SCB_SHCSR_USGFAULTPENDED_Pos 12 /*!< SCB SHCSR: USGFAULTPENDED Position */\r
+#define SCB_SHCSR_USGFAULTPENDED_Msk (1ul << SCB_SHCSR_USGFAULTPENDED_Pos) /*!< SCB SHCSR: USGFAULTPENDED Mask */\r
+\r
+#define SCB_SHCSR_SYSTICKACT_Pos 11 /*!< SCB SHCSR: SYSTICKACT Position */\r
+#define SCB_SHCSR_SYSTICKACT_Msk (1ul << SCB_SHCSR_SYSTICKACT_Pos) /*!< SCB SHCSR: SYSTICKACT Mask */\r
+\r
+#define SCB_SHCSR_PENDSVACT_Pos 10 /*!< SCB SHCSR: PENDSVACT Position */\r
+#define SCB_SHCSR_PENDSVACT_Msk (1ul << SCB_SHCSR_PENDSVACT_Pos) /*!< SCB SHCSR: PENDSVACT Mask */\r
+\r
+#define SCB_SHCSR_MONITORACT_Pos 8 /*!< SCB SHCSR: MONITORACT Position */\r
+#define SCB_SHCSR_MONITORACT_Msk (1ul << SCB_SHCSR_MONITORACT_Pos) /*!< SCB SHCSR: MONITORACT Mask */\r
+\r
+#define SCB_SHCSR_SVCALLACT_Pos 7 /*!< SCB SHCSR: SVCALLACT Position */\r
+#define SCB_SHCSR_SVCALLACT_Msk (1ul << SCB_SHCSR_SVCALLACT_Pos) /*!< SCB SHCSR: SVCALLACT Mask */\r
+\r
+#define SCB_SHCSR_USGFAULTACT_Pos 3 /*!< SCB SHCSR: USGFAULTACT Position */\r
+#define SCB_SHCSR_USGFAULTACT_Msk (1ul << SCB_SHCSR_USGFAULTACT_Pos) /*!< SCB SHCSR: USGFAULTACT Mask */\r
+\r
+#define SCB_SHCSR_BUSFAULTACT_Pos 1 /*!< SCB SHCSR: BUSFAULTACT Position */\r
+#define SCB_SHCSR_BUSFAULTACT_Msk (1ul << SCB_SHCSR_BUSFAULTACT_Pos) /*!< SCB SHCSR: BUSFAULTACT Mask */\r
+\r
+#define SCB_SHCSR_MEMFAULTACT_Pos 0 /*!< SCB SHCSR: MEMFAULTACT Position */\r
+#define SCB_SHCSR_MEMFAULTACT_Msk (1ul << SCB_SHCSR_MEMFAULTACT_Pos) /*!< SCB SHCSR: MEMFAULTACT Mask */\r
+\r
+/* SCB Configurable Fault Status Registers Definitions */\r
+#define SCB_CFSR_USGFAULTSR_Pos 16 /*!< SCB CFSR: Usage Fault Status Register Position */\r
+#define SCB_CFSR_USGFAULTSR_Msk (0xFFFFul << SCB_CFSR_USGFAULTSR_Pos) /*!< SCB CFSR: Usage Fault Status Register Mask */\r
+\r
+#define SCB_CFSR_BUSFAULTSR_Pos 8 /*!< SCB CFSR: Bus Fault Status Register Position */\r
+#define SCB_CFSR_BUSFAULTSR_Msk (0xFFul << SCB_CFSR_BUSFAULTSR_Pos) /*!< SCB CFSR: Bus Fault Status Register Mask */\r
+\r
+#define SCB_CFSR_MEMFAULTSR_Pos 0 /*!< SCB CFSR: Memory Manage Fault Status Register Position */\r
+#define SCB_CFSR_MEMFAULTSR_Msk (0xFFul << SCB_CFSR_MEMFAULTSR_Pos) /*!< SCB CFSR: Memory Manage Fault Status Register Mask */\r
+\r
+/* SCB Hard Fault Status Registers Definitions */\r
+#define SCB_HFSR_DEBUGEVT_Pos 31 /*!< SCB HFSR: DEBUGEVT Position */\r
+#define SCB_HFSR_DEBUGEVT_Msk (1ul << SCB_HFSR_DEBUGEVT_Pos) /*!< SCB HFSR: DEBUGEVT Mask */\r
+\r
+#define SCB_HFSR_FORCED_Pos 30 /*!< SCB HFSR: FORCED Position */\r
+#define SCB_HFSR_FORCED_Msk (1ul << SCB_HFSR_FORCED_Pos) /*!< SCB HFSR: FORCED Mask */\r
+\r
+#define SCB_HFSR_VECTTBL_Pos 1 /*!< SCB HFSR: VECTTBL Position */\r
+#define SCB_HFSR_VECTTBL_Msk (1ul << SCB_HFSR_VECTTBL_Pos) /*!< SCB HFSR: VECTTBL Mask */\r
+\r
+/* SCB Debug Fault Status Register Definitions */\r
+#define SCB_DFSR_EXTERNAL_Pos 4 /*!< SCB DFSR: EXTERNAL Position */\r
+#define SCB_DFSR_EXTERNAL_Msk (1ul << SCB_DFSR_EXTERNAL_Pos) /*!< SCB DFSR: EXTERNAL Mask */\r
+\r
+#define SCB_DFSR_VCATCH_Pos 3 /*!< SCB DFSR: VCATCH Position */\r
+#define SCB_DFSR_VCATCH_Msk (1ul << SCB_DFSR_VCATCH_Pos) /*!< SCB DFSR: VCATCH Mask */\r
+\r
+#define SCB_DFSR_DWTTRAP_Pos 2 /*!< SCB DFSR: DWTTRAP Position */\r
+#define SCB_DFSR_DWTTRAP_Msk (1ul << SCB_DFSR_DWTTRAP_Pos) /*!< SCB DFSR: DWTTRAP Mask */\r
+\r
+#define SCB_DFSR_BKPT_Pos 1 /*!< SCB DFSR: BKPT Position */\r
+#define SCB_DFSR_BKPT_Msk (1ul << SCB_DFSR_BKPT_Pos) /*!< SCB DFSR: BKPT Mask */\r
+\r
+#define SCB_DFSR_HALTED_Pos 0 /*!< SCB DFSR: HALTED Position */\r
+#define SCB_DFSR_HALTED_Msk (1ul << SCB_DFSR_HALTED_Pos) /*!< SCB DFSR: HALTED Mask */\r
+/*@}*/ /* end of group CMSIS_CM3_SCB */\r
+\r
+\r
+/** @addtogroup CMSIS_CM3_SysTick CMSIS CM3 SysTick\r
+ memory mapped structure for SysTick\r
+ @{\r
+ */\r
+typedef struct\r
+{\r
+ __IO uint32_t CTRL; /*!< Offset: 0x00 SysTick Control and Status Register */\r
+ __IO uint32_t LOAD; /*!< Offset: 0x04 SysTick Reload Value Register */\r
+ __IO uint32_t VAL; /*!< Offset: 0x08 SysTick Current Value Register */\r
+ __I uint32_t CALIB; /*!< Offset: 0x0C SysTick Calibration Register */\r
+} SysTick_Type;\r
+\r
+/* SysTick Control / Status Register Definitions */\r
+#define SysTick_CTRL_COUNTFLAG_Pos 16 /*!< SysTick CTRL: COUNTFLAG Position */\r
+#define SysTick_CTRL_COUNTFLAG_Msk (1ul << SysTick_CTRL_COUNTFLAG_Pos) /*!< SysTick CTRL: COUNTFLAG Mask */\r
+\r
+#define SysTick_CTRL_CLKSOURCE_Pos 2 /*!< SysTick CTRL: CLKSOURCE Position */\r
+#define SysTick_CTRL_CLKSOURCE_Msk (1ul << SysTick_CTRL_CLKSOURCE_Pos) /*!< SysTick CTRL: CLKSOURCE Mask */\r
+\r
+#define SysTick_CTRL_TICKINT_Pos 1 /*!< SysTick CTRL: TICKINT Position */\r
+#define SysTick_CTRL_TICKINT_Msk (1ul << SysTick_CTRL_TICKINT_Pos) /*!< SysTick CTRL: TICKINT Mask */\r
+\r
+#define SysTick_CTRL_ENABLE_Pos 0 /*!< SysTick CTRL: ENABLE Position */\r
+#define SysTick_CTRL_ENABLE_Msk (1ul << SysTick_CTRL_ENABLE_Pos) /*!< SysTick CTRL: ENABLE Mask */\r
+\r
+/* SysTick Reload Register Definitions */\r
+#define SysTick_LOAD_RELOAD_Pos 0 /*!< SysTick LOAD: RELOAD Position */\r
+#define SysTick_LOAD_RELOAD_Msk (0xFFFFFFul << SysTick_LOAD_RELOAD_Pos) /*!< SysTick LOAD: RELOAD Mask */\r
+\r
+/* SysTick Current Register Definitions */\r
+#define SysTick_VAL_CURRENT_Pos 0 /*!< SysTick VAL: CURRENT Position */\r
+#define SysTick_VAL_CURRENT_Msk (0xFFFFFFul << SysTick_VAL_CURRENT_Pos) /*!< SysTick VAL: CURRENT Mask */\r
+\r
+/* SysTick Calibration Register Definitions */\r
+#define SysTick_CALIB_NOREF_Pos 31 /*!< SysTick CALIB: NOREF Position */\r
+#define SysTick_CALIB_NOREF_Msk (1ul << SysTick_CALIB_NOREF_Pos) /*!< SysTick CALIB: NOREF Mask */\r
+\r
+#define SysTick_CALIB_SKEW_Pos 30 /*!< SysTick CALIB: SKEW Position */\r
+#define SysTick_CALIB_SKEW_Msk (1ul << SysTick_CALIB_SKEW_Pos) /*!< SysTick CALIB: SKEW Mask */\r
+\r
+#define SysTick_CALIB_TENMS_Pos 0 /*!< SysTick CALIB: TENMS Position */\r
+#define SysTick_CALIB_TENMS_Msk (0xFFFFFFul << SysTick_VAL_CURRENT_Pos) /*!< SysTick CALIB: TENMS Mask */\r
+/*@}*/ /* end of group CMSIS_CM3_SysTick */\r
+\r
+\r
+/** @addtogroup CMSIS_CM3_ITM CMSIS CM3 ITM\r
+ memory mapped structure for Instrumentation Trace Macrocell (ITM)\r
+ @{\r
+ */\r
+typedef struct\r
+{\r
+ __O union\r
+ {\r
+ __O uint8_t u8; /*!< Offset: ITM Stimulus Port 8-bit */\r
+ __O uint16_t u16; /*!< Offset: ITM Stimulus Port 16-bit */\r
+ __O uint32_t u32; /*!< Offset: ITM Stimulus Port 32-bit */\r
+ } PORT [32]; /*!< Offset: 0x00 ITM Stimulus Port Registers */\r
+ uint32_t RESERVED0[864];\r
+ __IO uint32_t TER; /*!< Offset: ITM Trace Enable Register */\r
+ uint32_t RESERVED1[15];\r
+ __IO uint32_t TPR; /*!< Offset: ITM Trace Privilege Register */\r
+ uint32_t RESERVED2[15];\r
+ __IO uint32_t TCR; /*!< Offset: ITM Trace Control Register */\r
+ uint32_t RESERVED3[29];\r
+ __IO uint32_t IWR; /*!< Offset: ITM Integration Write Register */\r
+ __IO uint32_t IRR; /*!< Offset: ITM Integration Read Register */\r
+ __IO uint32_t IMCR; /*!< Offset: ITM Integration Mode Control Register */\r
+ uint32_t RESERVED4[43];\r
+ __IO uint32_t LAR; /*!< Offset: ITM Lock Access Register */\r
+ __IO uint32_t LSR; /*!< Offset: ITM Lock Status Register */\r
+ uint32_t RESERVED5[6];\r
+ __I uint32_t PID4; /*!< Offset: ITM Peripheral Identification Register #4 */\r
+ __I uint32_t PID5; /*!< Offset: ITM Peripheral Identification Register #5 */\r
+ __I uint32_t PID6; /*!< Offset: ITM Peripheral Identification Register #6 */\r
+ __I uint32_t PID7; /*!< Offset: ITM Peripheral Identification Register #7 */\r
+ __I uint32_t PID0; /*!< Offset: ITM Peripheral Identification Register #0 */\r
+ __I uint32_t PID1; /*!< Offset: ITM Peripheral Identification Register #1 */\r
+ __I uint32_t PID2; /*!< Offset: ITM Peripheral Identification Register #2 */\r
+ __I uint32_t PID3; /*!< Offset: ITM Peripheral Identification Register #3 */\r
+ __I uint32_t CID0; /*!< Offset: ITM Component Identification Register #0 */\r
+ __I uint32_t CID1; /*!< Offset: ITM Component Identification Register #1 */\r
+ __I uint32_t CID2; /*!< Offset: ITM Component Identification Register #2 */\r
+ __I uint32_t CID3; /*!< Offset: ITM Component Identification Register #3 */\r
+} ITM_Type;\r
+\r
+/* ITM Trace Privilege Register Definitions */\r
+#define ITM_TPR_PRIVMASK_Pos 0 /*!< ITM TPR: PRIVMASK Position */\r
+#define ITM_TPR_PRIVMASK_Msk (0xFul << ITM_TPR_PRIVMASK_Pos) /*!< ITM TPR: PRIVMASK Mask */\r
+\r
+/* ITM Trace Control Register Definitions */\r
+#define ITM_TCR_BUSY_Pos 23 /*!< ITM TCR: BUSY Position */\r
+#define ITM_TCR_BUSY_Msk (1ul << ITM_TCR_BUSY_Pos) /*!< ITM TCR: BUSY Mask */\r
+\r
+#define ITM_TCR_ATBID_Pos 16 /*!< ITM TCR: ATBID Position */\r
+#define ITM_TCR_ATBID_Msk (0x7Ful << ITM_TCR_ATBID_Pos) /*!< ITM TCR: ATBID Mask */\r
+\r
+#define ITM_TCR_TSPrescale_Pos 8 /*!< ITM TCR: TSPrescale Position */\r
+#define ITM_TCR_TSPrescale_Msk (3ul << ITM_TCR_TSPrescale_Pos) /*!< ITM TCR: TSPrescale Mask */\r
+\r
+#define ITM_TCR_SWOENA_Pos 4 /*!< ITM TCR: SWOENA Position */\r
+#define ITM_TCR_SWOENA_Msk (1ul << ITM_TCR_SWOENA_Pos) /*!< ITM TCR: SWOENA Mask */\r
+\r
+#define ITM_TCR_DWTENA_Pos 3 /*!< ITM TCR: DWTENA Position */\r
+#define ITM_TCR_DWTENA_Msk (1ul << ITM_TCR_DWTENA_Pos) /*!< ITM TCR: DWTENA Mask */\r
+\r
+#define ITM_TCR_SYNCENA_Pos 2 /*!< ITM TCR: SYNCENA Position */\r
+#define ITM_TCR_SYNCENA_Msk (1ul << ITM_TCR_SYNCENA_Pos) /*!< ITM TCR: SYNCENA Mask */\r
+\r
+#define ITM_TCR_TSENA_Pos 1 /*!< ITM TCR: TSENA Position */\r
+#define ITM_TCR_TSENA_Msk (1ul << ITM_TCR_TSENA_Pos) /*!< ITM TCR: TSENA Mask */\r
+\r
+#define ITM_TCR_ITMENA_Pos 0 /*!< ITM TCR: ITM Enable bit Position */\r
+#define ITM_TCR_ITMENA_Msk (1ul << ITM_TCR_ITMENA_Pos) /*!< ITM TCR: ITM Enable bit Mask */\r
+\r
+/* ITM Integration Write Register Definitions */\r
+#define ITM_IWR_ATVALIDM_Pos 0 /*!< ITM IWR: ATVALIDM Position */\r
+#define ITM_IWR_ATVALIDM_Msk (1ul << ITM_IWR_ATVALIDM_Pos) /*!< ITM IWR: ATVALIDM Mask */\r
+\r
+/* ITM Integration Read Register Definitions */\r
+#define ITM_IRR_ATREADYM_Pos 0 /*!< ITM IRR: ATREADYM Position */\r
+#define ITM_IRR_ATREADYM_Msk (1ul << ITM_IRR_ATREADYM_Pos) /*!< ITM IRR: ATREADYM Mask */\r
+\r
+/* ITM Integration Mode Control Register Definitions */\r
+#define ITM_IMCR_INTEGRATION_Pos 0 /*!< ITM IMCR: INTEGRATION Position */\r
+#define ITM_IMCR_INTEGRATION_Msk (1ul << ITM_IMCR_INTEGRATION_Pos) /*!< ITM IMCR: INTEGRATION Mask */\r
+\r
+/* ITM Lock Status Register Definitions */\r
+#define ITM_LSR_ByteAcc_Pos 2 /*!< ITM LSR: ByteAcc Position */\r
+#define ITM_LSR_ByteAcc_Msk (1ul << ITM_LSR_ByteAcc_Pos) /*!< ITM LSR: ByteAcc Mask */\r
+\r
+#define ITM_LSR_Access_Pos 1 /*!< ITM LSR: Access Position */\r
+#define ITM_LSR_Access_Msk (1ul << ITM_LSR_Access_Pos) /*!< ITM LSR: Access Mask */\r
+\r
+#define ITM_LSR_Present_Pos 0 /*!< ITM LSR: Present Position */\r
+#define ITM_LSR_Present_Msk (1ul << ITM_LSR_Present_Pos) /*!< ITM LSR: Present Mask */\r
+/*@}*/ /* end of group CMSIS_CM3_ITM */\r
+\r
+\r
+/** @addtogroup CMSIS_CM3_InterruptType CMSIS CM3 Interrupt Type\r
+ memory mapped structure for Interrupt Type\r
+ @{\r
+ */\r
+typedef struct\r
+{\r
+ uint32_t RESERVED0;\r
+ __I uint32_t ICTR; /*!< Offset: 0x04 Interrupt Control Type Register */\r
+#if ((defined __CM3_REV) && (__CM3_REV >= 0x200))\r
+ __IO uint32_t ACTLR; /*!< Offset: 0x08 Auxiliary Control Register */\r
+#else\r
+ uint32_t RESERVED1;\r
+#endif\r
+} InterruptType_Type;\r
+\r
+/* Interrupt Controller Type Register Definitions */\r
+#define InterruptType_ICTR_INTLINESNUM_Pos 0 /*!< InterruptType ICTR: INTLINESNUM Position */\r
+#define InterruptType_ICTR_INTLINESNUM_Msk (0x1Ful << InterruptType_ICTR_INTLINESNUM_Pos) /*!< InterruptType ICTR: INTLINESNUM Mask */\r
+\r
+/* Auxiliary Control Register Definitions */\r
+#define InterruptType_ACTLR_DISFOLD_Pos 2 /*!< InterruptType ACTLR: DISFOLD Position */\r
+#define InterruptType_ACTLR_DISFOLD_Msk (1ul << InterruptType_ACTLR_DISFOLD_Pos) /*!< InterruptType ACTLR: DISFOLD Mask */\r
+\r
+#define InterruptType_ACTLR_DISDEFWBUF_Pos 1 /*!< InterruptType ACTLR: DISDEFWBUF Position */\r
+#define InterruptType_ACTLR_DISDEFWBUF_Msk (1ul << InterruptType_ACTLR_DISDEFWBUF_Pos) /*!< InterruptType ACTLR: DISDEFWBUF Mask */\r
+\r
+#define InterruptType_ACTLR_DISMCYCINT_Pos 0 /*!< InterruptType ACTLR: DISMCYCINT Position */\r
+#define InterruptType_ACTLR_DISMCYCINT_Msk (1ul << InterruptType_ACTLR_DISMCYCINT_Pos) /*!< InterruptType ACTLR: DISMCYCINT Mask */\r
+/*@}*/ /* end of group CMSIS_CM3_InterruptType */\r
+\r
+\r
+#if defined (__MPU_PRESENT) && (__MPU_PRESENT == 1)\r
+/** @addtogroup CMSIS_CM3_MPU CMSIS CM3 MPU\r
+ memory mapped structure for Memory Protection Unit (MPU)\r
+ @{\r
+ */\r
+typedef struct\r
+{\r
+ __I uint32_t TYPE; /*!< Offset: 0x00 MPU Type Register */\r
+ __IO uint32_t CTRL; /*!< Offset: 0x04 MPU Control Register */\r
+ __IO uint32_t RNR; /*!< Offset: 0x08 MPU Region RNRber Register */\r
+ __IO uint32_t RBAR; /*!< Offset: 0x0C MPU Region Base Address Register */\r
+ __IO uint32_t RASR; /*!< Offset: 0x10 MPU Region Attribute and Size Register */\r
+ __IO uint32_t RBAR_A1; /*!< Offset: 0x14 MPU Alias 1 Region Base Address Register */\r
+ __IO uint32_t RASR_A1; /*!< Offset: 0x18 MPU Alias 1 Region Attribute and Size Register */\r
+ __IO uint32_t RBAR_A2; /*!< Offset: 0x1C MPU Alias 2 Region Base Address Register */\r
+ __IO uint32_t RASR_A2; /*!< Offset: 0x20 MPU Alias 2 Region Attribute and Size Register */\r
+ __IO uint32_t RBAR_A3; /*!< Offset: 0x24 MPU Alias 3 Region Base Address Register */\r
+ __IO uint32_t RASR_A3; /*!< Offset: 0x28 MPU Alias 3 Region Attribute and Size Register */\r
+} MPU_Type;\r
+\r
+/* MPU Type Register */\r
+#define MPU_TYPE_IREGION_Pos 16 /*!< MPU TYPE: IREGION Position */\r
+#define MPU_TYPE_IREGION_Msk (0xFFul << MPU_TYPE_IREGION_Pos) /*!< MPU TYPE: IREGION Mask */\r
+\r
+#define MPU_TYPE_DREGION_Pos 8 /*!< MPU TYPE: DREGION Position */\r
+#define MPU_TYPE_DREGION_Msk (0xFFul << MPU_TYPE_DREGION_Pos) /*!< MPU TYPE: DREGION Mask */\r
+\r
+#define MPU_TYPE_SEPARATE_Pos 0 /*!< MPU TYPE: SEPARATE Position */\r
+#define MPU_TYPE_SEPARATE_Msk (1ul << MPU_TYPE_SEPARATE_Pos) /*!< MPU TYPE: SEPARATE Mask */\r
+\r
+/* MPU Control Register */\r
+#define MPU_CTRL_PRIVDEFENA_Pos 2 /*!< MPU CTRL: PRIVDEFENA Position */\r
+#define MPU_CTRL_PRIVDEFENA_Msk (1ul << MPU_CTRL_PRIVDEFENA_Pos) /*!< MPU CTRL: PRIVDEFENA Mask */\r
+\r
+#define MPU_CTRL_HFNMIENA_Pos 1 /*!< MPU CTRL: HFNMIENA Position */\r
+#define MPU_CTRL_HFNMIENA_Msk (1ul << MPU_CTRL_HFNMIENA_Pos) /*!< MPU CTRL: HFNMIENA Mask */\r
+\r
+#define MPU_CTRL_ENABLE_Pos 0 /*!< MPU CTRL: ENABLE Position */\r
+#define MPU_CTRL_ENABLE_Msk (1ul << MPU_CTRL_ENABLE_Pos) /*!< MPU CTRL: ENABLE Mask */\r
+\r
+/* MPU Region Number Register */\r
+#define MPU_RNR_REGION_Pos 0 /*!< MPU RNR: REGION Position */\r
+#define MPU_RNR_REGION_Msk (0xFFul << MPU_RNR_REGION_Pos) /*!< MPU RNR: REGION Mask */\r
+\r
+/* MPU Region Base Address Register */\r
+#define MPU_RBAR_ADDR_Pos 5 /*!< MPU RBAR: ADDR Position */\r
+#define MPU_RBAR_ADDR_Msk (0x7FFFFFFul << MPU_RBAR_ADDR_Pos) /*!< MPU RBAR: ADDR Mask */\r
+\r
+#define MPU_RBAR_VALID_Pos 4 /*!< MPU RBAR: VALID Position */\r
+#define MPU_RBAR_VALID_Msk (1ul << MPU_RBAR_VALID_Pos) /*!< MPU RBAR: VALID Mask */\r
+\r
+#define MPU_RBAR_REGION_Pos 0 /*!< MPU RBAR: REGION Position */\r
+#define MPU_RBAR_REGION_Msk (0xFul << MPU_RBAR_REGION_Pos) /*!< MPU RBAR: REGION Mask */\r
+\r
+/* MPU Region Attribute and Size Register */\r
+#define MPU_RASR_XN_Pos 28 /*!< MPU RASR: XN Position */\r
+#define MPU_RASR_XN_Msk (1ul << MPU_RASR_XN_Pos) /*!< MPU RASR: XN Mask */\r
+\r
+#define MPU_RASR_AP_Pos 24 /*!< MPU RASR: AP Position */\r
+#define MPU_RASR_AP_Msk (7ul << MPU_RASR_AP_Pos) /*!< MPU RASR: AP Mask */\r
+\r
+#define MPU_RASR_TEX_Pos 19 /*!< MPU RASR: TEX Position */\r
+#define MPU_RASR_TEX_Msk (7ul << MPU_RASR_TEX_Pos) /*!< MPU RASR: TEX Mask */\r
+\r
+#define MPU_RASR_S_Pos 18 /*!< MPU RASR: Shareable bit Position */\r
+#define MPU_RASR_S_Msk (1ul << MPU_RASR_S_Pos) /*!< MPU RASR: Shareable bit Mask */\r
+\r
+#define MPU_RASR_C_Pos 17 /*!< MPU RASR: Cacheable bit Position */\r
+#define MPU_RASR_C_Msk (1ul << MPU_RASR_C_Pos) /*!< MPU RASR: Cacheable bit Mask */\r
+\r
+#define MPU_RASR_B_Pos 16 /*!< MPU RASR: Bufferable bit Position */\r
+#define MPU_RASR_B_Msk (1ul << MPU_RASR_B_Pos) /*!< MPU RASR: Bufferable bit Mask */\r
+\r
+#define MPU_RASR_SRD_Pos 8 /*!< MPU RASR: Sub-Region Disable Position */\r
+#define MPU_RASR_SRD_Msk (0xFFul << MPU_RASR_SRD_Pos) /*!< MPU RASR: Sub-Region Disable Mask */\r
+\r
+#define MPU_RASR_SIZE_Pos 1 /*!< MPU RASR: Region Size Field Position */\r
+#define MPU_RASR_SIZE_Msk (0x1Ful << MPU_RASR_SIZE_Pos) /*!< MPU RASR: Region Size Field Mask */\r
+\r
+#define MPU_RASR_ENA_Pos 0 /*!< MPU RASR: Region enable bit Position */\r
+#define MPU_RASR_ENA_Msk (0x1Ful << MPU_RASR_ENA_Pos) /*!< MPU RASR: Region enable bit Disable Mask */\r
+\r
+/*@}*/ /* end of group CMSIS_CM3_MPU */\r
+#endif\r
+\r
+\r
+/** @addtogroup CMSIS_CM3_CoreDebug CMSIS CM3 Core Debug\r
+ memory mapped structure for Core Debug Register\r
+ @{\r
+ */\r
+typedef struct\r
+{\r
+ __IO uint32_t DHCSR; /*!< Offset: 0x00 Debug Halting Control and Status Register */\r
+ __O uint32_t DCRSR; /*!< Offset: 0x04 Debug Core Register Selector Register */\r
+ __IO uint32_t DCRDR; /*!< Offset: 0x08 Debug Core Register Data Register */\r
+ __IO uint32_t DEMCR; /*!< Offset: 0x0C Debug Exception and Monitor Control Register */\r
+} CoreDebug_Type;\r
+\r
+/* Debug Halting Control and Status Register */\r
+#define CoreDebug_DHCSR_DBGKEY_Pos 16 /*!< CoreDebug DHCSR: DBGKEY Position */\r
+#define CoreDebug_DHCSR_DBGKEY_Msk (0xFFFFul << CoreDebug_DHCSR_DBGKEY_Pos) /*!< CoreDebug DHCSR: DBGKEY Mask */\r
+\r
+#define CoreDebug_DHCSR_S_RESET_ST_Pos 25 /*!< CoreDebug DHCSR: S_RESET_ST Position */\r
+#define CoreDebug_DHCSR_S_RESET_ST_Msk (1ul << CoreDebug_DHCSR_S_RESET_ST_Pos) /*!< CoreDebug DHCSR: S_RESET_ST Mask */\r
+\r
+#define CoreDebug_DHCSR_S_RETIRE_ST_Pos 24 /*!< CoreDebug DHCSR: S_RETIRE_ST Position */\r
+#define CoreDebug_DHCSR_S_RETIRE_ST_Msk (1ul << CoreDebug_DHCSR_S_RETIRE_ST_Pos) /*!< CoreDebug DHCSR: S_RETIRE_ST Mask */\r
+\r
+#define CoreDebug_DHCSR_S_LOCKUP_Pos 19 /*!< CoreDebug DHCSR: S_LOCKUP Position */\r
+#define CoreDebug_DHCSR_S_LOCKUP_Msk (1ul << CoreDebug_DHCSR_S_LOCKUP_Pos) /*!< CoreDebug DHCSR: S_LOCKUP Mask */\r
+\r
+#define CoreDebug_DHCSR_S_SLEEP_Pos 18 /*!< CoreDebug DHCSR: S_SLEEP Position */\r
+#define CoreDebug_DHCSR_S_SLEEP_Msk (1ul << CoreDebug_DHCSR_S_SLEEP_Pos) /*!< CoreDebug DHCSR: S_SLEEP Mask */\r
+\r
+#define CoreDebug_DHCSR_S_HALT_Pos 17 /*!< CoreDebug DHCSR: S_HALT Position */\r
+#define CoreDebug_DHCSR_S_HALT_Msk (1ul << CoreDebug_DHCSR_S_HALT_Pos) /*!< CoreDebug DHCSR: S_HALT Mask */\r
+\r
+#define CoreDebug_DHCSR_S_REGRDY_Pos 16 /*!< CoreDebug DHCSR: S_REGRDY Position */\r
+#define CoreDebug_DHCSR_S_REGRDY_Msk (1ul << CoreDebug_DHCSR_S_REGRDY_Pos) /*!< CoreDebug DHCSR: S_REGRDY Mask */\r
+\r
+#define CoreDebug_DHCSR_C_SNAPSTALL_Pos 5 /*!< CoreDebug DHCSR: C_SNAPSTALL Position */\r
+#define CoreDebug_DHCSR_C_SNAPSTALL_Msk (1ul << CoreDebug_DHCSR_C_SNAPSTALL_Pos) /*!< CoreDebug DHCSR: C_SNAPSTALL Mask */\r
+\r
+#define CoreDebug_DHCSR_C_MASKINTS_Pos 3 /*!< CoreDebug DHCSR: C_MASKINTS Position */\r
+#define CoreDebug_DHCSR_C_MASKINTS_Msk (1ul << CoreDebug_DHCSR_C_MASKINTS_Pos) /*!< CoreDebug DHCSR: C_MASKINTS Mask */\r
+\r
+#define CoreDebug_DHCSR_C_STEP_Pos 2 /*!< CoreDebug DHCSR: C_STEP Position */\r
+#define CoreDebug_DHCSR_C_STEP_Msk (1ul << CoreDebug_DHCSR_C_STEP_Pos) /*!< CoreDebug DHCSR: C_STEP Mask */\r
+\r
+#define CoreDebug_DHCSR_C_HALT_Pos 1 /*!< CoreDebug DHCSR: C_HALT Position */\r
+#define CoreDebug_DHCSR_C_HALT_Msk (1ul << CoreDebug_DHCSR_C_HALT_Pos) /*!< CoreDebug DHCSR: C_HALT Mask */\r
+\r
+#define CoreDebug_DHCSR_C_DEBUGEN_Pos 0 /*!< CoreDebug DHCSR: C_DEBUGEN Position */\r
+#define CoreDebug_DHCSR_C_DEBUGEN_Msk (1ul << CoreDebug_DHCSR_C_DEBUGEN_Pos) /*!< CoreDebug DHCSR: C_DEBUGEN Mask */\r
+\r
+/* Debug Core Register Selector Register */\r
+#define CoreDebug_DCRSR_REGWnR_Pos 16 /*!< CoreDebug DCRSR: REGWnR Position */\r
+#define CoreDebug_DCRSR_REGWnR_Msk (1ul << CoreDebug_DCRSR_REGWnR_Pos) /*!< CoreDebug DCRSR: REGWnR Mask */\r
+\r
+#define CoreDebug_DCRSR_REGSEL_Pos 0 /*!< CoreDebug DCRSR: REGSEL Position */\r
+#define CoreDebug_DCRSR_REGSEL_Msk (0x1Ful << CoreDebug_DCRSR_REGSEL_Pos) /*!< CoreDebug DCRSR: REGSEL Mask */\r
+\r
+/* Debug Exception and Monitor Control Register */\r
+#define CoreDebug_DEMCR_TRCENA_Pos 24 /*!< CoreDebug DEMCR: TRCENA Position */\r
+#define CoreDebug_DEMCR_TRCENA_Msk (1ul << CoreDebug_DEMCR_TRCENA_Pos) /*!< CoreDebug DEMCR: TRCENA Mask */\r
+\r
+#define CoreDebug_DEMCR_MON_REQ_Pos 19 /*!< CoreDebug DEMCR: MON_REQ Position */\r
+#define CoreDebug_DEMCR_MON_REQ_Msk (1ul << CoreDebug_DEMCR_MON_REQ_Pos) /*!< CoreDebug DEMCR: MON_REQ Mask */\r
+\r
+#define CoreDebug_DEMCR_MON_STEP_Pos 18 /*!< CoreDebug DEMCR: MON_STEP Position */\r
+#define CoreDebug_DEMCR_MON_STEP_Msk (1ul << CoreDebug_DEMCR_MON_STEP_Pos) /*!< CoreDebug DEMCR: MON_STEP Mask */\r
+\r
+#define CoreDebug_DEMCR_MON_PEND_Pos 17 /*!< CoreDebug DEMCR: MON_PEND Position */\r
+#define CoreDebug_DEMCR_MON_PEND_Msk (1ul << CoreDebug_DEMCR_MON_PEND_Pos) /*!< CoreDebug DEMCR: MON_PEND Mask */\r
+\r
+#define CoreDebug_DEMCR_MON_EN_Pos 16 /*!< CoreDebug DEMCR: MON_EN Position */\r
+#define CoreDebug_DEMCR_MON_EN_Msk (1ul << CoreDebug_DEMCR_MON_EN_Pos) /*!< CoreDebug DEMCR: MON_EN Mask */\r
+\r
+#define CoreDebug_DEMCR_VC_HARDERR_Pos 10 /*!< CoreDebug DEMCR: VC_HARDERR Position */\r
+#define CoreDebug_DEMCR_VC_HARDERR_Msk (1ul << CoreDebug_DEMCR_VC_HARDERR_Pos) /*!< CoreDebug DEMCR: VC_HARDERR Mask */\r
+\r
+#define CoreDebug_DEMCR_VC_INTERR_Pos 9 /*!< CoreDebug DEMCR: VC_INTERR Position */\r
+#define CoreDebug_DEMCR_VC_INTERR_Msk (1ul << CoreDebug_DEMCR_VC_INTERR_Pos) /*!< CoreDebug DEMCR: VC_INTERR Mask */\r
+\r
+#define CoreDebug_DEMCR_VC_BUSERR_Pos 8 /*!< CoreDebug DEMCR: VC_BUSERR Position */\r
+#define CoreDebug_DEMCR_VC_BUSERR_Msk (1ul << CoreDebug_DEMCR_VC_BUSERR_Pos) /*!< CoreDebug DEMCR: VC_BUSERR Mask */\r
+\r
+#define CoreDebug_DEMCR_VC_STATERR_Pos 7 /*!< CoreDebug DEMCR: VC_STATERR Position */\r
+#define CoreDebug_DEMCR_VC_STATERR_Msk (1ul << CoreDebug_DEMCR_VC_STATERR_Pos) /*!< CoreDebug DEMCR: VC_STATERR Mask */\r
+\r
+#define CoreDebug_DEMCR_VC_CHKERR_Pos 6 /*!< CoreDebug DEMCR: VC_CHKERR Position */\r
+#define CoreDebug_DEMCR_VC_CHKERR_Msk (1ul << CoreDebug_DEMCR_VC_CHKERR_Pos) /*!< CoreDebug DEMCR: VC_CHKERR Mask */\r
+\r
+#define CoreDebug_DEMCR_VC_NOCPERR_Pos 5 /*!< CoreDebug DEMCR: VC_NOCPERR Position */\r
+#define CoreDebug_DEMCR_VC_NOCPERR_Msk (1ul << CoreDebug_DEMCR_VC_NOCPERR_Pos) /*!< CoreDebug DEMCR: VC_NOCPERR Mask */\r
+\r
+#define CoreDebug_DEMCR_VC_MMERR_Pos 4 /*!< CoreDebug DEMCR: VC_MMERR Position */\r
+#define CoreDebug_DEMCR_VC_MMERR_Msk (1ul << CoreDebug_DEMCR_VC_MMERR_Pos) /*!< CoreDebug DEMCR: VC_MMERR Mask */\r
+\r
+#define CoreDebug_DEMCR_VC_CORERESET_Pos 0 /*!< CoreDebug DEMCR: VC_CORERESET Position */\r
+#define CoreDebug_DEMCR_VC_CORERESET_Msk (1ul << CoreDebug_DEMCR_VC_CORERESET_Pos) /*!< CoreDebug DEMCR: VC_CORERESET Mask */\r
+/*@}*/ /* end of group CMSIS_CM3_CoreDebug */\r
+\r
+\r
+/* Memory mapping of Cortex-M3 Hardware */\r
+#define SCS_BASE (0xE000E000) /*!< System Control Space Base Address */\r
+#define ITM_BASE (0xE0000000) /*!< ITM Base Address */\r
+#define CoreDebug_BASE (0xE000EDF0) /*!< Core Debug Base Address */\r
+#define SysTick_BASE (SCS_BASE + 0x0010) /*!< SysTick Base Address */\r
+#define NVIC_BASE (SCS_BASE + 0x0100) /*!< NVIC Base Address */\r
+#define SCB_BASE (SCS_BASE + 0x0D00) /*!< System Control Block Base Address */\r
+\r
+#define InterruptType ((InterruptType_Type *) SCS_BASE) /*!< Interrupt Type Register */\r
+#define SCB ((SCB_Type *) SCB_BASE) /*!< SCB configuration struct */\r
+#define SysTick ((SysTick_Type *) SysTick_BASE) /*!< SysTick configuration struct */\r
+#define NVIC ((NVIC_Type *) NVIC_BASE) /*!< NVIC configuration struct */\r
+#define ITM ((ITM_Type *) ITM_BASE) /*!< ITM configuration struct */\r
+#define CoreDebug ((CoreDebug_Type *) CoreDebug_BASE) /*!< Core Debug configuration struct */\r
+\r
+#if defined (__MPU_PRESENT) && (__MPU_PRESENT == 1)\r
+ #define MPU_BASE (SCS_BASE + 0x0D90) /*!< Memory Protection Unit */\r
+ #define MPU ((MPU_Type*) MPU_BASE) /*!< Memory Protection Unit */\r
+#endif\r
+\r
+/*@}*/ /* end of group CMSIS_CM3_core_register */\r
+\r
+\r
+/*******************************************************************************\r
+ * Hardware Abstraction Layer\r
+ ******************************************************************************/\r
+\r
+#if defined ( __CC_ARM )\r
+ #define __ASM __asm /*!< asm keyword for ARM Compiler */\r
+ #define __INLINE __inline /*!< inline keyword for ARM Compiler */\r
+\r
+#elif defined ( __ICCARM__ )\r
+ #define __ASM __asm /*!< asm keyword for IAR Compiler */\r
+ #define __INLINE inline /*!< inline keyword for IAR Compiler. Only avaiable in High optimization mode! */\r
+\r
+#elif defined ( __GNUC__ )\r
+ #define __ASM __asm /*!< asm keyword for GNU Compiler */\r
+ #define __INLINE inline /*!< inline keyword for GNU Compiler */\r
+\r
+#elif defined ( __TASKING__ )\r
+ #define __ASM __asm /*!< asm keyword for TASKING Compiler */\r
+ #define __INLINE inline /*!< inline keyword for TASKING Compiler */\r
+\r
+#endif\r
+\r
+\r
+/* ################### Compiler specific Intrinsics ########################### */\r
+\r
+#if defined ( __CC_ARM ) /*------------------RealView Compiler -----------------*/\r
+/* ARM armcc specific functions */\r
+\r
+#define __enable_fault_irq __enable_fiq\r
+#define __disable_fault_irq __disable_fiq\r
+\r
+#define __NOP __nop\r
+#define __WFI __wfi\r
+#define __WFE __wfe\r
+#define __SEV __sev\r
+#define __ISB() __isb(0)\r
+#define __DSB() __dsb(0)\r
+#define __DMB() __dmb(0)\r
+#define __REV __rev\r
+#define __RBIT __rbit\r
+#define __LDREXB(ptr) ((unsigned char ) __ldrex(ptr))\r
+#define __LDREXH(ptr) ((unsigned short) __ldrex(ptr))\r
+#define __LDREXW(ptr) ((unsigned int ) __ldrex(ptr))\r
+#define __STREXB(value, ptr) __strex(value, ptr)\r
+#define __STREXH(value, ptr) __strex(value, ptr)\r
+#define __STREXW(value, ptr) __strex(value, ptr)\r
+\r
+\r
+/* intrinsic unsigned long long __ldrexd(volatile void *ptr) */\r
+/* intrinsic int __strexd(unsigned long long val, volatile void *ptr) */\r
+/* intrinsic void __enable_irq(); */\r
+/* intrinsic void __disable_irq(); */\r
+\r
+\r
+/**\r
+ * @brief Return the Process Stack Pointer\r
+ *\r
+ * @return ProcessStackPointer\r
+ *\r
+ * Return the actual process stack pointer\r
+ */\r
+extern uint32_t __get_PSP(void);\r
+\r
+/**\r
+ * @brief Set the Process Stack Pointer\r
+ *\r
+ * @param topOfProcStack Process Stack Pointer\r
+ *\r
+ * Assign the value ProcessStackPointer to the MSP\r
+ * (process stack pointer) Cortex processor register\r
+ */\r
+extern void __set_PSP(uint32_t topOfProcStack);\r
+\r
+/**\r
+ * @brief Return the Main Stack Pointer\r
+ *\r
+ * @return Main Stack Pointer\r
+ *\r
+ * Return the current value of the MSP (main stack pointer)\r
+ * Cortex processor register\r
+ */\r
+extern uint32_t __get_MSP(void);\r
+\r
+/**\r
+ * @brief Set the Main Stack Pointer\r
+ *\r
+ * @param topOfMainStack Main Stack Pointer\r
+ *\r
+ * Assign the value mainStackPointer to the MSP\r
+ * (main stack pointer) Cortex processor register\r
+ */\r
+extern void __set_MSP(uint32_t topOfMainStack);\r
+\r
+/**\r
+ * @brief Reverse byte order in unsigned short value\r
+ *\r
+ * @param value value to reverse\r
+ * @return reversed value\r
+ *\r
+ * Reverse byte order in unsigned short value\r
+ */\r
+extern uint32_t __REV16(uint16_t value);\r
+\r
+/**\r
+ * @brief Reverse byte order in signed short value with sign extension to integer\r
+ *\r
+ * @param value value to reverse\r
+ * @return reversed value\r
+ *\r
+ * Reverse byte order in signed short value with sign extension to integer\r
+ */\r
+extern int32_t __REVSH(int16_t value);\r
+\r
+\r
+#if (__ARMCC_VERSION < 400000)\r
+\r
+/**\r
+ * @brief Remove the exclusive lock created by ldrex\r
+ *\r
+ * Removes the exclusive lock which is created by ldrex.\r
+ */\r
+extern void __CLREX(void);\r
+\r
+/**\r
+ * @brief Return the Base Priority value\r
+ *\r
+ * @return BasePriority\r
+ *\r
+ * Return the content of the base priority register\r
+ */\r
+extern uint32_t __get_BASEPRI(void);\r
+\r
+/**\r
+ * @brief Set the Base Priority value\r
+ *\r
+ * @param basePri BasePriority\r
+ *\r
+ * Set the base priority register\r
+ */\r
+extern void __set_BASEPRI(uint32_t basePri);\r
+\r
+/**\r
+ * @brief Return the Priority Mask value\r
+ *\r
+ * @return PriMask\r
+ *\r
+ * Return state of the priority mask bit from the priority mask register\r
+ */\r
+extern uint32_t __get_PRIMASK(void);\r
+\r
+/**\r
+ * @brief Set the Priority Mask value\r
+ *\r
+ * @param priMask PriMask\r
+ *\r
+ * Set the priority mask bit in the priority mask register\r
+ */\r
+extern void __set_PRIMASK(uint32_t priMask);\r
+\r
+/**\r
+ * @brief Return the Fault Mask value\r
+ *\r
+ * @return FaultMask\r
+ *\r
+ * Return the content of the fault mask register\r
+ */\r
+extern uint32_t __get_FAULTMASK(void);\r
+\r
+/**\r
+ * @brief Set the Fault Mask value\r
+ *\r
+ * @param faultMask faultMask value\r
+ *\r
+ * Set the fault mask register\r
+ */\r
+extern void __set_FAULTMASK(uint32_t faultMask);\r
+\r
+/**\r
+ * @brief Return the Control Register value\r
+ *\r
+ * @return Control value\r
+ *\r
+ * Return the content of the control register\r
+ */\r
+extern uint32_t __get_CONTROL(void);\r
+\r
+/**\r
+ * @brief Set the Control Register value\r
+ *\r
+ * @param control Control value\r
+ *\r
+ * Set the control register\r
+ */\r
+extern void __set_CONTROL(uint32_t control);\r
+\r
+#else /* (__ARMCC_VERSION >= 400000) */\r
+\r
+/**\r
+ * @brief Remove the exclusive lock created by ldrex\r
+ *\r
+ * Removes the exclusive lock which is created by ldrex.\r
+ */\r
+#define __CLREX __clrex\r
+\r
+/**\r
+ * @brief Return the Base Priority value\r
+ *\r
+ * @return BasePriority\r
+ *\r
+ * Return the content of the base priority register\r
+ */\r
+static __INLINE uint32_t __get_BASEPRI(void)\r
+{\r
+ register uint32_t __regBasePri __ASM("basepri");\r
+ return(__regBasePri);\r
+}\r
+\r
+/**\r
+ * @brief Set the Base Priority value\r
+ *\r
+ * @param basePri BasePriority\r
+ *\r
+ * Set the base priority register\r
+ */\r
+static __INLINE void __set_BASEPRI(uint32_t basePri)\r
+{\r
+ register uint32_t __regBasePri __ASM("basepri");\r
+ __regBasePri = (basePri & 0xff);\r
+}\r
+\r
+/**\r
+ * @brief Return the Priority Mask value\r
+ *\r
+ * @return PriMask\r
+ *\r
+ * Return state of the priority mask bit from the priority mask register\r
+ */\r
+static __INLINE uint32_t __get_PRIMASK(void)\r
+{\r
+ register uint32_t __regPriMask __ASM("primask");\r
+ return(__regPriMask);\r
+}\r
+\r
+/**\r
+ * @brief Set the Priority Mask value\r
+ *\r
+ * @param priMask PriMask\r
+ *\r
+ * Set the priority mask bit in the priority mask register\r
+ */\r
+static __INLINE void __set_PRIMASK(uint32_t priMask)\r
+{\r
+ register uint32_t __regPriMask __ASM("primask");\r
+ __regPriMask = (priMask);\r
+}\r
+\r
+/**\r
+ * @brief Return the Fault Mask value\r
+ *\r
+ * @return FaultMask\r
+ *\r
+ * Return the content of the fault mask register\r
+ */\r
+static __INLINE uint32_t __get_FAULTMASK(void)\r
+{\r
+ register uint32_t __regFaultMask __ASM("faultmask");\r
+ return(__regFaultMask);\r
+}\r
+\r
+/**\r
+ * @brief Set the Fault Mask value\r
+ *\r
+ * @param faultMask faultMask value\r
+ *\r
+ * Set the fault mask register\r
+ */\r
+static __INLINE void __set_FAULTMASK(uint32_t faultMask)\r
+{\r
+ register uint32_t __regFaultMask __ASM("faultmask");\r
+ __regFaultMask = (faultMask & 1);\r
+}\r
+\r
+/**\r
+ * @brief Return the Control Register value\r
+ *\r
+ * @return Control value\r
+ *\r
+ * Return the content of the control register\r
+ */\r
+static __INLINE uint32_t __get_CONTROL(void)\r
+{\r
+ register uint32_t __regControl __ASM("control");\r
+ return(__regControl);\r
+}\r
+\r
+/**\r
+ * @brief Set the Control Register value\r
+ *\r
+ * @param control Control value\r
+ *\r
+ * Set the control register\r
+ */\r
+static __INLINE void __set_CONTROL(uint32_t control)\r
+{\r
+ register uint32_t __regControl __ASM("control");\r
+ __regControl = control;\r
+}\r
+\r
+#endif /* __ARMCC_VERSION */\r
+\r
+\r
+\r
+#elif (defined (__ICCARM__)) /*------------------ ICC Compiler -------------------*/\r
+/* IAR iccarm specific functions */\r
+\r
+#define __enable_irq __enable_interrupt /*!< global Interrupt enable */\r
+#define __disable_irq __disable_interrupt /*!< global Interrupt disable */\r
+\r
+static __INLINE void __enable_fault_irq() { __ASM ("cpsie f"); }\r
+static __INLINE void __disable_fault_irq() { __ASM ("cpsid f"); }\r
+\r
+#define __NOP __no_operation /*!< no operation intrinsic in IAR Compiler */\r
+static __INLINE void __WFI() { __ASM ("wfi"); }\r
+static __INLINE void __WFE() { __ASM ("wfe"); }\r
+static __INLINE void __SEV() { __ASM ("sev"); }\r
+static __INLINE void __CLREX() { __ASM ("clrex"); }\r
+\r
+/* intrinsic void __ISB(void) */\r
+/* intrinsic void __DSB(void) */\r
+/* intrinsic void __DMB(void) */\r
+/* intrinsic void __set_PRIMASK(); */\r
+/* intrinsic void __get_PRIMASK(); */\r
+/* intrinsic void __set_FAULTMASK(); */\r
+/* intrinsic void __get_FAULTMASK(); */\r
+/* intrinsic uint32_t __REV(uint32_t value); */\r
+/* intrinsic uint32_t __REVSH(uint32_t value); */\r
+/* intrinsic unsigned long __STREX(unsigned long, unsigned long); */\r
+/* intrinsic unsigned long __LDREX(unsigned long *); */\r
+\r
+\r
+/**\r
+ * @brief Return the Process Stack Pointer\r
+ *\r
+ * @return ProcessStackPointer\r
+ *\r
+ * Return the actual process stack pointer\r
+ */\r
+extern uint32_t __get_PSP(void);\r
+\r
+/**\r
+ * @brief Set the Process Stack Pointer\r
+ *\r
+ * @param topOfProcStack Process Stack Pointer\r
+ *\r
+ * Assign the value ProcessStackPointer to the MSP\r
+ * (process stack pointer) Cortex processor register\r
+ */\r
+extern void __set_PSP(uint32_t topOfProcStack);\r
+\r
+/**\r
+ * @brief Return the Main Stack Pointer\r
+ *\r
+ * @return Main Stack Pointer\r
+ *\r
+ * Return the current value of the MSP (main stack pointer)\r
+ * Cortex processor register\r
+ */\r
+extern uint32_t __get_MSP(void);\r
+\r
+/**\r
+ * @brief Set the Main Stack Pointer\r
+ *\r
+ * @param topOfMainStack Main Stack Pointer\r
+ *\r
+ * Assign the value mainStackPointer to the MSP\r
+ * (main stack pointer) Cortex processor register\r
+ */\r
+extern void __set_MSP(uint32_t topOfMainStack);\r
+\r
+/**\r
+ * @brief Reverse byte order in unsigned short value\r
+ *\r
+ * @param value value to reverse\r
+ * @return reversed value\r
+ *\r
+ * Reverse byte order in unsigned short value\r
+ */\r
+extern uint32_t __REV16(uint16_t value);\r
+\r
+/**\r
+ * @brief Reverse bit order of value\r
+ *\r
+ * @param value value to reverse\r
+ * @return reversed value\r
+ *\r
+ * Reverse bit order of value\r
+ */\r
+extern uint32_t __RBIT(uint32_t value);\r
+\r
+/**\r
+ * @brief LDR Exclusive (8 bit)\r
+ *\r
+ * @param *addr address pointer\r
+ * @return value of (*address)\r
+ *\r
+ * Exclusive LDR command for 8 bit values)\r
+ */\r
+extern uint8_t __LDREXB(uint8_t *addr);\r
+\r
+/**\r
+ * @brief LDR Exclusive (16 bit)\r
+ *\r
+ * @param *addr address pointer\r
+ * @return value of (*address)\r
+ *\r
+ * Exclusive LDR command for 16 bit values\r
+ */\r
+extern uint16_t __LDREXH(uint16_t *addr);\r
+\r
+/**\r
+ * @brief LDR Exclusive (32 bit)\r
+ *\r
+ * @param *addr address pointer\r
+ * @return value of (*address)\r
+ *\r
+ * Exclusive LDR command for 32 bit values\r
+ */\r
+extern uint32_t __LDREXW(uint32_t *addr);\r
+\r
+/**\r
+ * @brief STR Exclusive (8 bit)\r
+ *\r
+ * @param value value to store\r
+ * @param *addr address pointer\r
+ * @return successful / failed\r
+ *\r
+ * Exclusive STR command for 8 bit values\r
+ */\r
+extern uint32_t __STREXB(uint8_t value, uint8_t *addr);\r
+\r
+/**\r
+ * @brief STR Exclusive (16 bit)\r
+ *\r
+ * @param value value to store\r
+ * @param *addr address pointer\r
+ * @return successful / failed\r
+ *\r
+ * Exclusive STR command for 16 bit values\r
+ */\r
+extern uint32_t __STREXH(uint16_t value, uint16_t *addr);\r
+\r
+/**\r
+ * @brief STR Exclusive (32 bit)\r
+ *\r
+ * @param value value to store\r
+ * @param *addr address pointer\r
+ * @return successful / failed\r
+ *\r
+ * Exclusive STR command for 32 bit values\r
+ */\r
+extern uint32_t __STREXW(uint32_t value, uint32_t *addr);\r
+\r
+\r
+\r
+#elif (defined (__GNUC__)) /*------------------ GNU Compiler ---------------------*/\r
+/* GNU gcc specific functions */\r
+\r
+static __INLINE void __enable_irq() { __ASM volatile ("cpsie i"); }\r
+static __INLINE void __disable_irq() { __ASM volatile ("cpsid i"); }\r
+\r
+static __INLINE void __enable_fault_irq() { __ASM volatile ("cpsie f"); }\r
+static __INLINE void __disable_fault_irq() { __ASM volatile ("cpsid f"); }\r
+\r
+static __INLINE void __NOP() { __ASM volatile ("nop"); }\r
+static __INLINE void __WFI() { __ASM volatile ("wfi"); }\r
+static __INLINE void __WFE() { __ASM volatile ("wfe"); }\r
+static __INLINE void __SEV() { __ASM volatile ("sev"); }\r
+static __INLINE void __ISB() { __ASM volatile ("isb"); }\r
+static __INLINE void __DSB() { __ASM volatile ("dsb"); }\r
+static __INLINE void __DMB() { __ASM volatile ("dmb"); }\r
+static __INLINE void __CLREX() { __ASM volatile ("clrex"); }\r
+\r
+\r
+/**\r
+ * @brief Return the Process Stack Pointer\r
+ *\r
+ * @return ProcessStackPointer\r
+ *\r
+ * Return the actual process stack pointer\r
+ */\r
+extern uint32_t __get_PSP(void);\r
+\r
+/**\r
+ * @brief Set the Process Stack Pointer\r
+ *\r
+ * @param topOfProcStack Process Stack Pointer\r
+ *\r
+ * Assign the value ProcessStackPointer to the MSP\r
+ * (process stack pointer) Cortex processor register\r
+ */\r
+extern void __set_PSP(uint32_t topOfProcStack);\r
+\r
+/**\r
+ * @brief Return the Main Stack Pointer\r
+ *\r
+ * @return Main Stack Pointer\r
+ *\r
+ * Return the current value of the MSP (main stack pointer)\r
+ * Cortex processor register\r
+ */\r
+extern uint32_t __get_MSP(void);\r
+\r
+/**\r
+ * @brief Set the Main Stack Pointer\r
+ *\r
+ * @param topOfMainStack Main Stack Pointer\r
+ *\r
+ * Assign the value mainStackPointer to the MSP\r
+ * (main stack pointer) Cortex processor register\r
+ */\r
+extern void __set_MSP(uint32_t topOfMainStack);\r
+\r
+/**\r
+ * @brief Return the Base Priority value\r
+ *\r
+ * @return BasePriority\r
+ *\r
+ * Return the content of the base priority register\r
+ */\r
+extern uint32_t __get_BASEPRI(void);\r
+\r
+/**\r
+ * @brief Set the Base Priority value\r
+ *\r
+ * @param basePri BasePriority\r
+ *\r
+ * Set the base priority register\r
+ */\r
+extern void __set_BASEPRI(uint32_t basePri);\r
+\r
+/**\r
+ * @brief Return the Priority Mask value\r
+ *\r
+ * @return PriMask\r
+ *\r
+ * Return state of the priority mask bit from the priority mask register\r
+ */\r
+extern uint32_t __get_PRIMASK(void);\r
+\r
+/**\r
+ * @brief Set the Priority Mask value\r
+ *\r
+ * @param priMask PriMask\r
+ *\r
+ * Set the priority mask bit in the priority mask register\r
+ */\r
+extern void __set_PRIMASK(uint32_t priMask);\r
+\r
+/**\r
+ * @brief Return the Fault Mask value\r
+ *\r
+ * @return FaultMask\r
+ *\r
+ * Return the content of the fault mask register\r
+ */\r
+extern uint32_t __get_FAULTMASK(void);\r
+\r
+/**\r
+ * @brief Set the Fault Mask value\r
+ *\r
+ * @param faultMask faultMask value\r
+ *\r
+ * Set the fault mask register\r
+ */\r
+extern void __set_FAULTMASK(uint32_t faultMask);\r
+\r
+/**\r
+ * @brief Return the Control Register value\r
+*\r
+* @return Control value\r
+ *\r
+ * Return the content of the control register\r
+ */\r
+extern uint32_t __get_CONTROL(void);\r
+\r
+/**\r
+ * @brief Set the Control Register value\r
+ *\r
+ * @param control Control value\r
+ *\r
+ * Set the control register\r
+ */\r
+extern void __set_CONTROL(uint32_t control);\r
+\r
+/**\r
+ * @brief Reverse byte order in integer value\r
+ *\r
+ * @param value value to reverse\r
+ * @return reversed value\r
+ *\r
+ * Reverse byte order in integer value\r
+ */\r
+extern uint32_t __REV(uint32_t value);\r
+\r
+/**\r
+ * @brief Reverse byte order in unsigned short value\r
+ *\r
+ * @param value value to reverse\r
+ * @return reversed value\r
+ *\r
+ * Reverse byte order in unsigned short value\r
+ */\r
+extern uint32_t __REV16(uint16_t value);\r
+\r
+/**\r
+ * @brief Reverse byte order in signed short value with sign extension to integer\r
+ *\r
+ * @param value value to reverse\r
+ * @return reversed value\r
+ *\r
+ * Reverse byte order in signed short value with sign extension to integer\r
+ */\r
+extern int32_t __REVSH(int16_t value);\r
+\r
+/**\r
+ * @brief Reverse bit order of value\r
+ *\r
+ * @param value value to reverse\r
+ * @return reversed value\r
+ *\r
+ * Reverse bit order of value\r
+ */\r
+extern uint32_t __RBIT(uint32_t value);\r
+\r
+/**\r
+ * @brief LDR Exclusive (8 bit)\r
+ *\r
+ * @param *addr address pointer\r
+ * @return value of (*address)\r
+ *\r
+ * Exclusive LDR command for 8 bit value\r
+ */\r
+extern uint8_t __LDREXB(uint8_t *addr);\r
+\r
+/**\r
+ * @brief LDR Exclusive (16 bit)\r
+ *\r
+ * @param *addr address pointer\r
+ * @return value of (*address)\r
+ *\r
+ * Exclusive LDR command for 16 bit values\r
+ */\r
+extern uint16_t __LDREXH(uint16_t *addr);\r
+\r
+/**\r
+ * @brief LDR Exclusive (32 bit)\r
+ *\r
+ * @param *addr address pointer\r
+ * @return value of (*address)\r
+ *\r
+ * Exclusive LDR command for 32 bit values\r
+ */\r
+extern uint32_t __LDREXW(uint32_t *addr);\r
+\r
+/**\r
+ * @brief STR Exclusive (8 bit)\r
+ *\r
+ * @param value value to store\r
+ * @param *addr address pointer\r
+ * @return successful / failed\r
+ *\r
+ * Exclusive STR command for 8 bit values\r
+ */\r
+extern uint32_t __STREXB(uint8_t value, uint8_t *addr);\r
+\r
+/**\r
+ * @brief STR Exclusive (16 bit)\r
+ *\r
+ * @param value value to store\r
+ * @param *addr address pointer\r
+ * @return successful / failed\r
+ *\r
+ * Exclusive STR command for 16 bit values\r
+ */\r
+extern uint32_t __STREXH(uint16_t value, uint16_t *addr);\r
+\r
+/**\r
+ * @brief STR Exclusive (32 bit)\r
+ *\r
+ * @param value value to store\r
+ * @param *addr address pointer\r
+ * @return successful / failed\r
+ *\r
+ * Exclusive STR command for 32 bit values\r
+ */\r
+extern uint32_t __STREXW(uint32_t value, uint32_t *addr);\r
+\r
+\r
+#elif (defined (__TASKING__)) /*------------------ TASKING Compiler ---------------------*/\r
+/* TASKING carm specific functions */\r
+\r
+/*\r
+ * The CMSIS functions have been implemented as intrinsics in the compiler.\r
+ * Please use "carm -?i" to get an up to date list of all instrinsics,\r
+ * Including the CMSIS ones.\r
+ */\r
+\r
+#endif\r
+\r
+\r
+/** @addtogroup CMSIS_CM3_Core_FunctionInterface CMSIS CM3 Core Function Interface\r
+ Core Function Interface containing:\r
+ - Core NVIC Functions\r
+ - Core SysTick Functions\r
+ - Core Reset Functions\r
+*/\r
+/*@{*/\r
+\r
+/* ########################## NVIC functions #################################### */\r
+\r
+/**\r
+ * @brief Set the Priority Grouping in NVIC Interrupt Controller\r
+ *\r
+ * @param PriorityGroup is priority grouping field\r
+ *\r
+ * Set the priority grouping field using the required unlock sequence.\r
+ * The parameter priority_grouping is assigned to the field\r
+ * SCB->AIRCR [10:8] PRIGROUP field. Only values from 0..7 are used.\r
+ * In case of a conflict between priority grouping and available\r
+ * priority bits (__NVIC_PRIO_BITS) the smallest possible priority group is set.\r
+ */\r
+static __INLINE void NVIC_SetPriorityGrouping(uint32_t PriorityGroup)\r
+{\r
+ uint32_t reg_value;\r
+ uint32_t PriorityGroupTmp = (PriorityGroup & 0x07); /* only values 0..7 are used */\r
+\r
+ reg_value = SCB->AIRCR; /* read old register configuration */\r
+ reg_value &= ~(SCB_AIRCR_VECTKEY_Msk | SCB_AIRCR_PRIGROUP_Msk); /* clear bits to change */\r
+ reg_value = (reg_value |\r
+ (0x5FA << SCB_AIRCR_VECTKEY_Pos) |\r
+ (PriorityGroupTmp << 8)); /* Insert write key and priorty group */\r
+ SCB->AIRCR = reg_value;\r
+}\r
+\r
+/**\r
+ * @brief Get the Priority Grouping from NVIC Interrupt Controller\r
+ *\r
+ * @return priority grouping field\r
+ *\r
+ * Get the priority grouping from NVIC Interrupt Controller.\r
+ * priority grouping is SCB->AIRCR [10:8] PRIGROUP field.\r
+ */\r
+static __INLINE uint32_t NVIC_GetPriorityGrouping(void)\r
+{\r
+ return ((SCB->AIRCR & SCB_AIRCR_PRIGROUP_Msk) >> SCB_AIRCR_PRIGROUP_Pos); /* read priority grouping field */\r
+}\r
+\r
+/**\r
+ * @brief Enable Interrupt in NVIC Interrupt Controller\r
+ *\r
+ * @param IRQn The positive number of the external interrupt to enable\r
+ *\r
+ * Enable a device specific interupt in the NVIC interrupt controller.\r
+ * The interrupt number cannot be a negative value.\r
+ */\r
+static __INLINE void NVIC_EnableIRQ(IRQn_Type IRQn)\r
+{\r
+ NVIC->ISER[((uint32_t)(IRQn) >> 5)] = (1 << ((uint32_t)(IRQn) & 0x1F)); /* enable interrupt */\r
+}\r
+\r
+/**\r
+ * @brief Disable the interrupt line for external interrupt specified\r
+ *\r
+ * @param IRQn The positive number of the external interrupt to disable\r
+ *\r
+ * Disable a device specific interupt in the NVIC interrupt controller.\r
+ * The interrupt number cannot be a negative value.\r
+ */\r
+static __INLINE void NVIC_DisableIRQ(IRQn_Type IRQn)\r
+{\r
+ NVIC->ICER[((uint32_t)(IRQn) >> 5)] = (1 << ((uint32_t)(IRQn) & 0x1F)); /* disable interrupt */\r
+}\r
+\r
+/**\r
+ * @brief Read the interrupt pending bit for a device specific interrupt source\r
+ *\r
+ * @param IRQn The number of the device specifc interrupt\r
+ * @return 1 = interrupt pending, 0 = interrupt not pending\r
+ *\r
+ * Read the pending register in NVIC and return 1 if its status is pending,\r
+ * otherwise it returns 0\r
+ */\r
+static __INLINE uint32_t NVIC_GetPendingIRQ(IRQn_Type IRQn)\r
+{\r
+ return((uint32_t) ((NVIC->ISPR[(uint32_t)(IRQn) >> 5] & (1 << ((uint32_t)(IRQn) & 0x1F)))?1:0)); /* Return 1 if pending else 0 */\r
+}\r
+\r
+/**\r
+ * @brief Set the pending bit for an external interrupt\r
+ *\r
+ * @param IRQn The number of the interrupt for set pending\r
+ *\r
+ * Set the pending bit for the specified interrupt.\r
+ * The interrupt number cannot be a negative value.\r
+ */\r
+static __INLINE void NVIC_SetPendingIRQ(IRQn_Type IRQn)\r
+{\r
+ NVIC->ISPR[((uint32_t)(IRQn) >> 5)] = (1 << ((uint32_t)(IRQn) & 0x1F)); /* set interrupt pending */\r
+}\r
+\r
+/**\r
+ * @brief Clear the pending bit for an external interrupt\r
+ *\r
+ * @param IRQn The number of the interrupt for clear pending\r
+ *\r
+ * Clear the pending bit for the specified interrupt.\r
+ * The interrupt number cannot be a negative value.\r
+ */\r
+static __INLINE void NVIC_ClearPendingIRQ(IRQn_Type IRQn)\r
+{\r
+ NVIC->ICPR[((uint32_t)(IRQn) >> 5)] = (1 << ((uint32_t)(IRQn) & 0x1F)); /* Clear pending interrupt */\r
+}\r
+\r
+/**\r
+ * @brief Read the active bit for an external interrupt\r
+ *\r
+ * @param IRQn The number of the interrupt for read active bit\r
+ * @return 1 = interrupt active, 0 = interrupt not active\r
+ *\r
+ * Read the active register in NVIC and returns 1 if its status is active,\r
+ * otherwise it returns 0.\r
+ */\r
+static __INLINE uint32_t NVIC_GetActive(IRQn_Type IRQn)\r
+{\r
+ return((uint32_t)((NVIC->IABR[(uint32_t)(IRQn) >> 5] & (1 << ((uint32_t)(IRQn) & 0x1F)))?1:0)); /* Return 1 if active else 0 */\r
+}\r
+\r
+/**\r
+ * @brief Set the priority for an interrupt\r
+ *\r
+ * @param IRQn The number of the interrupt for set priority\r
+ * @param priority The priority to set\r
+ *\r
+ * Set the priority for the specified interrupt. The interrupt\r
+ * number can be positive to specify an external (device specific)\r
+ * interrupt, or negative to specify an internal (core) interrupt.\r
+ *\r
+ * Note: The priority cannot be set for every core interrupt.\r
+ */\r
+static __INLINE void NVIC_SetPriority(IRQn_Type IRQn, uint32_t priority)\r
+{\r
+ if(IRQn < 0) {\r
+ SCB->SHP[((uint32_t)(IRQn) & 0xF)-4] = ((priority << (8 - __NVIC_PRIO_BITS)) & 0xff); } /* set Priority for Cortex-M3 System Interrupts */\r
+ else {\r
+ NVIC->IP[(uint32_t)(IRQn)] = ((priority << (8 - __NVIC_PRIO_BITS)) & 0xff); } /* set Priority for device specific Interrupts */\r
+}\r
+\r
+/**\r
+ * @brief Read the priority for an interrupt\r
+ *\r
+ * @param IRQn The number of the interrupt for get priority\r
+ * @return The priority for the interrupt\r
+ *\r
+ * Read the priority for the specified interrupt. The interrupt\r
+ * number can be positive to specify an external (device specific)\r
+ * interrupt, or negative to specify an internal (core) interrupt.\r
+ *\r
+ * The returned priority value is automatically aligned to the implemented\r
+ * priority bits of the microcontroller.\r
+ *\r
+ * Note: The priority cannot be set for every core interrupt.\r
+ */\r
+static __INLINE uint32_t NVIC_GetPriority(IRQn_Type IRQn)\r
+{\r
+\r
+ if(IRQn < 0) {\r
+ return((uint32_t)(SCB->SHP[((uint32_t)(IRQn) & 0xF)-4] >> (8 - __NVIC_PRIO_BITS))); } /* get priority for Cortex-M3 system interrupts */\r
+ else {\r
+ return((uint32_t)(NVIC->IP[(uint32_t)(IRQn)] >> (8 - __NVIC_PRIO_BITS))); } /* get priority for device specific interrupts */\r
+}\r
+\r
+\r
+/**\r
+ * @brief Encode the priority for an interrupt\r
+ *\r
+ * @param PriorityGroup The used priority group\r
+ * @param PreemptPriority The preemptive priority value (starting from 0)\r
+ * @param SubPriority The sub priority value (starting from 0)\r
+ * @return The encoded priority for the interrupt\r
+ *\r
+ * Encode the priority for an interrupt with the given priority group,\r
+ * preemptive priority value and sub priority value.\r
+ * In case of a conflict between priority grouping and available\r
+ * priority bits (__NVIC_PRIO_BITS) the samllest possible priority group is set.\r
+ *\r
+ * The returned priority value can be used for NVIC_SetPriority(...) function\r
+ */\r
+static __INLINE uint32_t NVIC_EncodePriority (uint32_t PriorityGroup, uint32_t PreemptPriority, uint32_t SubPriority)\r
+{\r
+ uint32_t PriorityGroupTmp = (PriorityGroup & 0x07); /* only values 0..7 are used */\r
+ uint32_t PreemptPriorityBits;\r
+ uint32_t SubPriorityBits;\r
+\r
+ PreemptPriorityBits = ((7 - PriorityGroupTmp) > __NVIC_PRIO_BITS) ? __NVIC_PRIO_BITS : 7 - PriorityGroupTmp;\r
+ SubPriorityBits = ((PriorityGroupTmp + __NVIC_PRIO_BITS) < 7) ? 0 : PriorityGroupTmp - 7 + __NVIC_PRIO_BITS;\r
+\r
+ return (\r
+ ((PreemptPriority & ((1 << (PreemptPriorityBits)) - 1)) << SubPriorityBits) |\r
+ ((SubPriority & ((1 << (SubPriorityBits )) - 1)))\r
+ );\r
+}\r
+\r
+\r
+/**\r
+ * @brief Decode the priority of an interrupt\r
+ *\r
+ * @param Priority The priority for the interrupt\r
+ * @param PriorityGroup The used priority group\r
+ * @param pPreemptPriority The preemptive priority value (starting from 0)\r
+ * @param pSubPriority The sub priority value (starting from 0)\r
+ *\r
+ * Decode an interrupt priority value with the given priority group to\r
+ * preemptive priority value and sub priority value.\r
+ * In case of a conflict between priority grouping and available\r
+ * priority bits (__NVIC_PRIO_BITS) the samllest possible priority group is set.\r
+ *\r
+ * The priority value can be retrieved with NVIC_GetPriority(...) function\r
+ */\r
+static __INLINE void NVIC_DecodePriority (uint32_t Priority, uint32_t PriorityGroup, uint32_t* pPreemptPriority, uint32_t* pSubPriority)\r
+{\r
+ uint32_t PriorityGroupTmp = (PriorityGroup & 0x07); /* only values 0..7 are used */\r
+ uint32_t PreemptPriorityBits;\r
+ uint32_t SubPriorityBits;\r
+\r
+ PreemptPriorityBits = ((7 - PriorityGroupTmp) > __NVIC_PRIO_BITS) ? __NVIC_PRIO_BITS : 7 - PriorityGroupTmp;\r
+ SubPriorityBits = ((PriorityGroupTmp + __NVIC_PRIO_BITS) < 7) ? 0 : PriorityGroupTmp - 7 + __NVIC_PRIO_BITS;\r
+\r
+ *pPreemptPriority = (Priority >> SubPriorityBits) & ((1 << (PreemptPriorityBits)) - 1);\r
+ *pSubPriority = (Priority ) & ((1 << (SubPriorityBits )) - 1);\r
+}\r
+\r
+\r
+\r
+/* ################################## SysTick function ############################################ */\r
+\r
+#if (!defined (__Vendor_SysTickConfig)) || (__Vendor_SysTickConfig == 0)\r
+\r
+/**\r
+ * @brief Initialize and start the SysTick counter and its interrupt.\r
+ *\r
+ * @param ticks number of ticks between two interrupts\r
+ * @return 1 = failed, 0 = successful\r
+ *\r
+ * Initialise the system tick timer and its interrupt and start the\r
+ * system tick timer / counter in free running mode to generate\r
+ * periodical interrupts.\r
+ */\r
+static __INLINE uint32_t SysTick_Config(uint32_t ticks)\r
+{\r
+ if (ticks > SysTick_LOAD_RELOAD_Msk) return (1); /* Reload value impossible */\r
+\r
+ SysTick->LOAD = (ticks & SysTick_LOAD_RELOAD_Msk) - 1; /* set reload register */\r
+ NVIC_SetPriority (SysTick_IRQn, (1<<__NVIC_PRIO_BITS) - 1); /* set Priority for Cortex-M0 System Interrupts */\r
+ SysTick->VAL = 0; /* Load the SysTick Counter Value */\r
+ SysTick->CTRL = SysTick_CTRL_CLKSOURCE_Msk |\r
+ SysTick_CTRL_TICKINT_Msk |\r
+ SysTick_CTRL_ENABLE_Msk; /* Enable SysTick IRQ and SysTick Timer */\r
+ return (0); /* Function successful */\r
+}\r
+\r
+#endif\r
+\r
+\r
+\r
+\r
+/* ################################## Reset function ############################################ */\r
+\r
+/**\r
+ * @brief Initiate a system reset request.\r
+ *\r
+ * Initiate a system reset request to reset the MCU\r
+ */\r
+static __INLINE void NVIC_SystemReset(void)\r
+{\r
+ SCB->AIRCR = ((0x5FA << SCB_AIRCR_VECTKEY_Pos) |\r
+ (SCB->AIRCR & SCB_AIRCR_PRIGROUP_Msk) |\r
+ SCB_AIRCR_SYSRESETREQ_Msk); /* Keep priority group unchanged */\r
+ __DSB(); /* Ensure completion of memory access */\r
+ while(1); /* wait until reset */\r
+}\r
+\r
+/*@}*/ /* end of group CMSIS_CM3_Core_FunctionInterface */\r
+\r
+\r
+\r
+/* ##################################### Debug In/Output function ########################################### */\r
+\r
+/** @addtogroup CMSIS_CM3_CoreDebugInterface CMSIS CM3 Core Debug Interface\r
+ Core Debug Interface containing:\r
+ - Core Debug Receive / Transmit Functions\r
+ - Core Debug Defines\r
+ - Core Debug Variables\r
+*/\r
+/*@{*/\r
+\r
+extern volatile int ITM_RxBuffer; /*!< variable to receive characters */\r
+#define ITM_RXBUFFER_EMPTY 0x5AA55AA5 /*!< value identifying ITM_RxBuffer is ready for next character */\r
+\r
+\r
+/**\r
+ * @brief Outputs a character via the ITM channel 0\r
+ *\r
+ * @param ch character to output\r
+ * @return character to output\r
+ *\r
+ * The function outputs a character via the ITM channel 0.\r
+ * The function returns when no debugger is connected that has booked the output.\r
+ * It is blocking when a debugger is connected, but the previous character send is not transmitted.\r
+ */\r
+static __INLINE uint32_t ITM_SendChar (uint32_t ch)\r
+{\r
+ if ((CoreDebug->DEMCR & CoreDebug_DEMCR_TRCENA_Msk) && /* Trace enabled */\r
+ (ITM->TCR & ITM_TCR_ITMENA_Msk) && /* ITM enabled */\r
+ (ITM->TER & (1ul << 0) ) ) /* ITM Port #0 enabled */\r
+ {\r
+ while (ITM->PORT[0].u32 == 0);\r
+ ITM->PORT[0].u8 = (uint8_t) ch;\r
+ }\r
+ return (ch);\r
+}\r
+\r
+\r
+/**\r
+ * @brief Inputs a character via variable ITM_RxBuffer\r
+ *\r
+ * @return received character, -1 = no character received\r
+ *\r
+ * The function inputs a character via variable ITM_RxBuffer.\r
+ * The function returns when no debugger is connected that has booked the output.\r
+ * It is blocking when a debugger is connected, but the previous character send is not transmitted.\r
+ */\r
+static __INLINE int ITM_ReceiveChar (void) {\r
+ int ch = -1; /* no character available */\r
+\r
+ if (ITM_RxBuffer != ITM_RXBUFFER_EMPTY) {\r
+ ch = ITM_RxBuffer;\r
+ ITM_RxBuffer = ITM_RXBUFFER_EMPTY; /* ready for next character */\r
+ }\r
+\r
+ return (ch);\r
+}\r
+\r
+\r
+/**\r
+ * @brief Check if a character via variable ITM_RxBuffer is available\r
+ *\r
+ * @return 1 = character available, 0 = no character available\r
+ *\r
+ * The function checks variable ITM_RxBuffer whether a character is available or not.\r
+ * The function returns '1' if a character is available and '0' if no character is available.\r
+ */\r
+static __INLINE int ITM_CheckChar (void) {\r
+\r
+ if (ITM_RxBuffer == ITM_RXBUFFER_EMPTY) {\r
+ return (0); /* no character available */\r
+ } else {\r
+ return (1); /* character available */\r
+ }\r
+}\r
+\r
+/*@}*/ /* end of group CMSIS_CM3_core_DebugInterface */\r
+\r
+\r
+#ifdef __cplusplus\r
+}\r
+#endif\r
+\r
+/*@}*/ /* end of group CMSIS_CM3_core_definitions */\r
+\r
+#endif /* __CM3_CORE_H__ */\r
+\r
+/*lint -restore */\r
--- /dev/null
+/**************************************************************************//**\r
+ * @file system_LPC17xx.h\r
+ * @brief CMSIS Cortex-M3 Device Peripheral Access Layer Header File\r
+ * for the NXP LPC17xx Device Series\r
+ * @version V1.02\r
+ * @date 08. September 2009\r
+ *\r
+ * @note\r
+ * Copyright (C) 2009 ARM Limited. All rights reserved.\r
+ *\r
+ * @par\r
+ * ARM Limited (ARM) is supplying this software for use with Cortex-M\r
+ * processor based microcontrollers. This file can be freely distributed\r
+ * within development tools that are supporting such ARM based processors.\r
+ *\r
+ * @par\r
+ * THIS SOFTWARE IS PROVIDED "AS IS". NO WARRANTIES, WHETHER EXPRESS, IMPLIED\r
+ * OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF\r
+ * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.\r
+ * ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR\r
+ * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.\r
+ *\r
+ ******************************************************************************/\r
+\r
+\r
+#ifndef __SYSTEM_LPC17xx_H\r
+#define __SYSTEM_LPC17xx_H\r
+\r
+#ifdef __cplusplus\r
+extern "C" {\r
+#endif\r
+\r
+#include <stdint.h>\r
+\r
+extern uint32_t SystemCoreClock; /*!< System Clock Frequency (Core Clock) */\r
+\r
+\r
+/**\r
+ * Initialize the system\r
+ *\r
+ * @param none\r
+ * @return none\r
+ *\r
+ * @brief Setup the microcontroller system.\r
+ * Initialize the System and update the SystemCoreClock variable.\r
+ */\r
+extern void SystemInit (void);\r
+\r
+/**\r
+ * Update SystemCoreClock variable\r
+ *\r
+ * @param none\r
+ * @return none\r
+ *\r
+ * @brief Updates the SystemCoreClock with current core Clock\r
+ * retrieved from cpu registers.\r
+ */\r
+extern void SystemCoreClockUpdate (void);\r
+#ifdef __cplusplus\r
+}\r
+#endif\r
+\r
+#endif /* __SYSTEM_LPC17xx_H */\r
--- /dev/null
+/*
+ * TOPPERS/JSP Kernel
+ * Toyohashi Open Platform for Embedded Real-Time Systems/
+ * Just Standard Profile Kernel
+ *
+ * Copyright (C) 2000-2003 by Embedded and Real-Time Systems Laboratory
+ * Toyohashi Univ. of Technology, JAPAN
+ * Copyright (C) 2005-2007 by Embedded and Real-Time Systems Laboratory
+ * Graduate School of Information Science, Nagoya Univ., JAPAN
+ * Copyright (C) 2010 by TOPPERS/ASP for LPC project
+ * http://sourceforge.jp/projects/toppersasp4lpc/
+ *
+ * 上記著作権者は，Free Software Foundation によって公表されている
+ * GNU General Public License の Version 2 に記述されている条件か，以
+ * 下の(1)〜(4)の条件を満たす場合に限り，本ソフトウェア（本ソフトウェ
+ * アを改変したものを含む．以下同じ）を使用・複製・改変・再配布（以下，
+ * 利用と呼ぶ）することを無償で許諾する．
+ * (1) 本ソフトウェアをソースコードの形で利用する場合には，上記の著作
+ * 権表示，この利用条件および下記の無保証規定が，そのままの形でソー
+ * スコード中に含まれていること．
+ * (2) 本ソフトウェアを再利用可能なバイナリコード（リロケータブルオブ
+ * ジェクトファイルやライブラリなど）の形で利用する場合には，利用
+ * に伴うドキュメント（利用者マニュアルなど）に，上記の著作権表示，
+ * この利用条件および下記の無保証規定を掲載すること．
+ * (3) 本ソフトウェアを再利用不可能なバイナリコードの形または機器に組
+ * み込んだ形で利用する場合には，次のいずれかの条件を満たすこと．
+ * (a) 利用に伴うドキュメント（利用者マニュアルなど）に，上記の著作
+ * 権表示，この利用条件および下記の無保証規定を掲載すること．
+ * (b) 利用の形態を，別に定める方法によって，上記著作権者に報告する
+ * こと．
+ * (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
+ * 害からも，上記著作権者を免責すること．
+ *
+ * 本ソフトウェアは，無保証で提供されているものである．上記著作権者は，
+ * 本ソフトウェアに関して，その適用可能性も含めて，いかなる保証も行わ
+ * ない．また，本ソフトウェアの利用により直接的または間接的に生じたい
+ * かなる損害に関しても，その責任を負わない．
+ *
+ */
+
+/**
+ * \ingroup TOPPERS_ASP
+ * \defgroup TOPPERS_CHIP LPC17XX チップ依存部
+ * \{
+ */
+/**
+ * \file lpc1700.h
+ * \details NXP LPC1700シリーズのハードウェア宣言
+ */
+#ifndef TOPPERS_CHIP_LPC1700_H
+#define TOPPERS_CHIP_LPC1700_H
+
+#include <sil.h>
+
+/*
+ * CORTEX-M3 CPUの依存部のインクルード
+ */
+#include "arm_m_gcc/common/arm_m.h"
+#ifndef TOPPERS_MACRO_ONLY
+#include "LPC17xx.h"
+#endif
+
+/**
+ * \brief 割込み番号の最大値
+ * \details
+ * CORTEX-M3のNVIC割り込みコントローラは任意個の割り込み源を持つ。このマクロは、
+ * 最大の割り込み番号の値を表す。
+ */
+#define TMAX_INTNO (16 + 34) // LPC1768の最大割り込み番号は16+32
+
+/**
+ * \brief 割込み優先度のビット幅
+ * \details
+ * CORTEX-M3のNVIC割り込みコントローラはSoC実装者の判断で最大8bitの割り込み優先値を
+ * 持つことができる。TBITW_IPRIは、その優先値を表すフィールドの幅を示す。フィールド幅は
+ * SoC設計者が決める。通常はユーザーズマニュアルなどに書いてある。
+ *
+ * LPC17xxでは5bitである。
+ */
+#define TBITW_IPRI 5 // LPC1768 の優先度は32順位5bit
+
+/**
+ * \brief 割込み優先度ビット幅中のサブ優先度のビット幅
+ * \details
+ * サブ優先度はAIRCRレジスタで指定できる。無指定の場合、0ビットが使われる。
+ */
+#define TBITW_SUBIPRI 0
+
+/**
+ * \brief 割込みベクタ番号定義
+ * \details
+ * NXP提供のCMSIS LPC17xx.hで宣言されているXXXX_IRQnに以下のスクリプトを適応して生成した。irqsは、宣言を格納したファイル名である。
+ * \code
+ * sed -e "s/ //" < irqs | sed -e "s/_.*$//" | awk '{print("#define IRQ_VECTOR_"$1"\t\t(16+"$1"_IRQn)")}' -
+ * \endcode
+ * XXX_IRQnはCMSISの定義により、NVICの割り込み番号である。これはCORTEX-M3の例外番号から16を引いたものである。TOPPERS/ASPのCORTEX-M3実装では
+ * IRQ_VECTOR_XXXXを例外番号として宣言している。つまりXXX_IRQnに16を足す。
+ */
+#define IRQ_VECTOR_WDT (16+WDT_IRQn)
+#define IRQ_VECTOR_TIMER0 (16+TIMER0_IRQn)
+#define IRQ_VECTOR_TIMER1 (16+TIMER1_IRQn)
+#define IRQ_VECTOR_TIMER2 (16+TIMER2_IRQn)
+#define IRQ_VECTOR_TIMER3 (16+TIMER3_IRQn)
+#define IRQ_VECTOR_UART0 (16+UART0_IRQn)
+#define IRQ_VECTOR_UART1 (16+UART1_IRQn)
+#define IRQ_VECTOR_UART2 (16+UART2_IRQn)
+#define IRQ_VECTOR_UART3 (16+UART3_IRQn)
+#define IRQ_VECTOR_PWM1 (16+PWM1_IRQn)
+#define IRQ_VECTOR_I2C0 (16+I2C0_IRQn)
+#define IRQ_VECTOR_I2C1 (16+I2C1_IRQn)
+#define IRQ_VECTOR_I2C2 (16+I2C2_IRQn)
+#define IRQ_VECTOR_SPI (16+SPI_IRQn)
+#define IRQ_VECTOR_SSP0 (16+SSP0_IRQn)
+#define IRQ_VECTOR_SSP1 (16+SSP1_IRQn)
+#define IRQ_VECTOR_PLL0 (16+PLL0_IRQn)
+#define IRQ_VECTOR_RTC (16+RTC_IRQn)
+#define IRQ_VECTOR_EINT0 (16+EINT0_IRQn)
+#define IRQ_VECTOR_EINT1 (16+EINT1_IRQn)
+#define IRQ_VECTOR_EINT2 (16+EINT2_IRQn)
+#define IRQ_VECTOR_EINT3 (16+EINT3_IRQn)
+#define IRQ_VECTOR_ADC (16+ADC_IRQn)
+#define IRQ_VECTOR_BOD (16+BOD_IRQn)
+#define IRQ_VECTOR_USB (16+USB_IRQn)
+#define IRQ_VECTOR_CAN (16+CAN_IRQn)
+#define IRQ_VECTOR_DMA (16+DMA_IRQn)
+#define IRQ_VECTOR_I2S (16+I2S_IRQn)
+#define IRQ_VECTOR_ENET (16+ENET_IRQn)
+#define IRQ_VECTOR_RIT (16+RIT_IRQn)
+#define IRQ_VECTOR_MCPWM (16+MCPWM_IRQn)
+#define IRQ_VECTOR_QEI (16+QEI_IRQn)
+#define IRQ_VECTOR_PLL1 (16+PLL1_IRQn)
+#define IRQ_VECTOR_USBActivity (16+USBActivity_IRQn)
+#define IRQ_VECTOR_CANActivity (16+CANActivity_IRQn)
+
+
+/**
+ * \brief 割込みハンドラ番号定義
+ * \details
+ * NXP提供のCMSIS LPC17xx.hで宣言されているXXXX_IRQnに以下のスクリプトを適応して生成した。irqsは、宣言を格納したファイル名である。
+ * \code
+ * sed -e "s/ //" < irqs | sed -e "s/_.*$//" | awk '{print("#define INHNO_"$1"\t\tIRQ_VECTOR_"$1)}' -
+ * \endcode
+ * XXX_IRQnはCMSISの定義により、NVICの割り込み番号である。これはCORTEX-M3の例外番号から16を引いたものである。TOPPERS/ASPのCORTEX-M3実装では
+ * INHNO_XXXXを例外番号として宣言している。つまりIRQ_VECTOR_XXXと同じ値である
+ */
+
+#define INHNO_WDT IRQ_VECTOR_WDT
+#define INHNO_TIMER0 IRQ_VECTOR_TIMER0
+#define INHNO_TIMER1 IRQ_VECTOR_TIMER1
+#define INHNO_TIMER2 IRQ_VECTOR_TIMER2
+#define INHNO_TIMER3 IRQ_VECTOR_TIMER3
+#define INHNO_UART0 IRQ_VECTOR_UART0
+#define INHNO_UART1 IRQ_VECTOR_UART1
+#define INHNO_UART2 IRQ_VECTOR_UART2
+#define INHNO_UART3 IRQ_VECTOR_UART3
+#define INHNO_PWM1 IRQ_VECTOR_PWM1
+#define INHNO_I2C0 IRQ_VECTOR_I2C0
+#define INHNO_I2C1 IRQ_VECTOR_I2C1
+#define INHNO_I2C2 IRQ_VECTOR_I2C2
+#define INHNO_SPI IRQ_VECTOR_SPI
+#define INHNO_SSP0 IRQ_VECTOR_SSP0
+#define INHNO_SSP1 IRQ_VECTOR_SSP1
+#define INHNO_PLL0 IRQ_VECTOR_PLL0
+#define INHNO_RTC IRQ_VECTOR_RTC
+#define INHNO_EINT0 IRQ_VECTOR_EINT0
+#define INHNO_EINT1 IRQ_VECTOR_EINT1
+#define INHNO_EINT2 IRQ_VECTOR_EINT2
+#define INHNO_EINT3 IRQ_VECTOR_EINT3
+#define INHNO_ADC IRQ_VECTOR_ADC
+#define INHNO_BOD IRQ_VECTOR_BOD
+#define INHNO_USB IRQ_VECTOR_USB
+#define INHNO_CAN IRQ_VECTOR_CAN
+#define INHNO_DMA IRQ_VECTOR_DMA
+#define INHNO_I2S IRQ_VECTOR_I2S
+#define INHNO_ENET IRQ_VECTOR_ENET
+#define INHNO_RIT IRQ_VECTOR_RIT
+#define INHNO_MCPWM IRQ_VECTOR_MCPWM
+#define INHNO_QEI IRQ_VECTOR_QEI
+#define INHNO_PLL1 IRQ_VECTOR_PLL1
+#define INHNO_USBActivity IRQ_VECTOR_USBActivity
+#define INHNO_CANActivity IRQ_VECTOR_CANActivity
+
+/**
+ * \brief TOPPERS/ASP割込み番号定義
+ * \details
+ * NXP提供のCMSIS LPC17xx.hで宣言されているXXXX_IRQnに以下のスクリプトを適応して生成した。irqsは、宣言を格納したファイル名である。
+ * \code
+ * sed -e "s/ //" < irqs | sed -e "s/_.*$//" | awk '{print("#define INTNO_"$1"\t\tIRQ_VECTOR_"$1)}' -
+ * \endcode
+ * XXX_IRQnはCMSISの定義により、NVICの割り込み番号である。これはCORTEX-M3の例外番号から16を引いたものである。TOPPERS/ASPのCORTEX-M3実装では
+ * INTNO_XXXXを例外番号として宣言している。つまりIRQ_VECTOR_XXXと同じ値である
+ */
+#define INTNO_WDT IRQ_VECTOR_WDT
+#define INTNO_TIMER0 IRQ_VECTOR_TIMER0
+#define INTNO_TIMER1 IRQ_VECTOR_TIMER1
+#define INTNO_TIMER2 IRQ_VECTOR_TIMER2
+#define INTNO_TIMER3 IRQ_VECTOR_TIMER3
+#define INTNO_UART0 IRQ_VECTOR_UART0
+#define INTNO_UART1 IRQ_VECTOR_UART1
+#define INTNO_UART2 IRQ_VECTOR_UART2
+#define INTNO_UART3 IRQ_VECTOR_UART3
+#define INTNO_PWM1 IRQ_VECTOR_PWM1
+#define INTNO_I2C0 IRQ_VECTOR_I2C0
+#define INTNO_I2C1 IRQ_VECTOR_I2C1
+#define INTNO_I2C2 IRQ_VECTOR_I2C2
+#define INTNO_SPI IRQ_VECTOR_SPI
+#define INTNO_SSP0 IRQ_VECTOR_SSP0
+#define INTNO_SSP1 IRQ_VECTOR_SSP1
+#define INTNO_PLL0 IRQ_VECTOR_PLL0
+#define INTNO_RTC IRQ_VECTOR_RTC
+#define INTNO_EINT0 IRQ_VECTOR_EINT0
+#define INTNO_EINT1 IRQ_VECTOR_EINT1
+#define INTNO_EINT2 IRQ_VECTOR_EINT2
+#define INTNO_EINT3 IRQ_VECTOR_EINT3
+#define INTNO_ADC IRQ_VECTOR_ADC
+#define INTNO_BOD IRQ_VECTOR_BOD
+#define INTNO_USB IRQ_VECTOR_USB
+#define INTNO_CAN IRQ_VECTOR_CAN
+#define INTNO_DMA IRQ_VECTOR_DMA
+#define INTNO_I2S IRQ_VECTOR_I2S
+#define INTNO_ENET IRQ_VECTOR_ENET
+#define INTNO_RIT IRQ_VECTOR_RIT
+#define INTNO_MCPWM IRQ_VECTOR_MCPWM
+#define INTNO_QEI IRQ_VECTOR_QEI
+#define INTNO_PLL1 IRQ_VECTOR_PLL1
+#define INTNO_USBActivity IRQ_VECTOR_USBActivity
+#define INTNO_CANActivity IRQ_VECTOR_CANActivity
+
+#ifndef TOPPERS_MACRO_ONLY
+
+#endif /* TOPPERS_MACRO_ONLY */
+#endif /* TOPPERS_CHIP_LPC17XX_H */
+
+/**
+ * \}
+ */
#
# プロセッサ依存部のインクルード
#
-include $(SRCDIR)/chip/$(CHIP)_$(TOOL)/Makefile.chip
+include $(SRCDIR)/arch/$(PRC)_$(TOOL)/$(CHIP)_$(TOOL)/Makefile.chip
#
# プロセッサ依存部のインクルード
#
-include $(SRCDIR)/chip/$(CHIP)_$(TOOL)/Makefile.chip
+include $(SRCDIR)/arch/$(PRC)_$(TOOL)/$(CHIP)_$(TOOL)/Makefile.chip
+
OSDN Git Service
