arch/mips/include/asm/fpu.h

   1 /*
   2  * Copyright (C) 2002 MontaVista Software Inc.
   3  * Author: Jun Sun, jsun@mvista.com or jsun@junsun.net
   4  *
   5  * This program is free software; you can redistribute it and/or modify it
   6  * under the terms of the GNU General Public License as published by the
   7  * Free Software Foundation;  either version 2 of the  License, or (at your
   8  * option) any later version.
   9  */
  10 #ifndef _ASM_FPU_H
  11 #define _ASM_FPU_H
  12
  13 #include <linux/sched.h>
  14 #include <linux/thread_info.h>
  15 #include <linux/bitops.h>
  16
  17 #include <asm/mipsregs.h>
  18 #include <asm/cpu.h>
  19 #include <asm/cpu-features.h>
  20 #include <asm/fpu_emulator.h>
  21 #include <asm/hazards.h>
  22 #include <asm/processor.h>
  23 #include <asm/current.h>
  24 #include <asm/msa.h>
  25
  26 #ifdef CONFIG_MIPS_MT_FPAFF
  27 #include <asm/mips_mt.h>
  28 #endif
  29
  30 struct sigcontext;
  31 struct sigcontext32;
  32
  33 extern void _init_fpu(void);
  34 extern void _save_fp(struct task_struct *);
  35 extern void _restore_fp(struct task_struct *);
  36
  37 /*
  38  * This enum specifies a mode in which we want the FPU to operate, for cores
  39  * which implement the Status.FR bit. Note that the bottom bit of the value
  40  * purposefully matches the desired value of the Status.FR bit.
  41  */
  42 enum fpu_mode {
  43         FPU_32BIT = 0,          /* FR = 0 */
  44         FPU_64BIT,              /* FR = 1, FRE = 0 */
  45         FPU_AS_IS,
  46         FPU_HYBRID,             /* FR = 1, FRE = 1 */
  47
  48 #define FPU_FR_MASK             0x1
  49 };
  50
  51 static inline int __enable_fpu(enum fpu_mode mode)
  52 {
  53         int fr;
  54
  55         switch (mode) {
  56         case FPU_AS_IS:
  57                 /* just enable the FPU in its current mode */
  58                 set_c0_status(ST0_CU1);
  59                 enable_fpu_hazard();
  60                 return 0;
  61
  62         case FPU_HYBRID:
  63                 if (!cpu_has_fre)
  64                         return SIGFPE;
  65
  66                 /* set FRE */
  67                 write_c0_config5(read_c0_config5() | MIPS_CONF5_FRE);
  68                 goto fr_common;
  69
  70         case FPU_64BIT:
  71 #if !(defined(CONFIG_CPU_MIPS32_R2) || defined(CONFIG_CPU_MIPS32_R6) \
  72       || defined(CONFIG_64BIT))
  73                 /* we only have a 32-bit FPU */
  74                 return SIGFPE;
  75 #endif
  76                 /* fall through */
  77         case FPU_32BIT:
  78                 /* clear FRE */
  79                 write_c0_config5(read_c0_config5() & ~MIPS_CONF5_FRE);
  80 fr_common:
  81                 /* set CU1 & change FR appropriately */
  82                 fr = (int)mode & FPU_FR_MASK;
  83                 change_c0_status(ST0_CU1 | ST0_FR, ST0_CU1 | (fr ? ST0_FR : 0));
  84                 enable_fpu_hazard();
  85
  86                 /* check FR has the desired value */
  87                 return (!!(read_c0_status() & ST0_FR) == !!fr) ? 0 : SIGFPE;
  88
  89         default:
  90                 BUG();
  91         }
  92
  93         return SIGFPE;
  94 }
  95
  96 #define __disable_fpu()                                                 \
  97 do {                                                                    \
  98         clear_c0_status(ST0_CU1);                                       \
  99         disable_fpu_hazard();                                           \
 100 } while (0)
 101
 102 #define clear_fpu_owner()       clear_thread_flag(TIF_USEDFPU)
 103
 104 static inline int __is_fpu_owner(void)
 105 {
 106         return test_thread_flag(TIF_USEDFPU);
 107 }
 108
 109 static inline int is_fpu_owner(void)
 110 {
 111         return cpu_has_fpu && __is_fpu_owner();
 112 }
 113
 114 static inline int __own_fpu(void)
 115 {
 116         enum fpu_mode mode;
 117         int ret;
 118
 119         if (test_thread_flag(TIF_HYBRID_FPREGS))
 120                 mode = FPU_HYBRID;
 121         else
 122                 mode = !test_thread_flag(TIF_32BIT_FPREGS);
 123
 124         ret = __enable_fpu(mode);
 125         if (ret)
 126                 return ret;
 127
 128         KSTK_STATUS(current) |= ST0_CU1;
 129         if (mode == FPU_64BIT || mode == FPU_HYBRID)
 130                 KSTK_STATUS(current) |= ST0_FR;
 131         else /* mode == FPU_32BIT */
 132                 KSTK_STATUS(current) &= ~ST0_FR;
 133
 134         set_thread_flag(TIF_USEDFPU);
 135         return 0;
 136 }
 137
 138 static inline int own_fpu_inatomic(int restore)
 139 {
 140         int ret = 0;
 141
 142         if (cpu_has_fpu && !__is_fpu_owner()) {
 143                 ret = __own_fpu();
 144                 if (restore && !ret)
 145                         _restore_fp(current);
 146         }
 147         return ret;
 148 }
 149
 150 static inline int own_fpu(int restore)
 151 {
 152         int ret;
 153
 154         preempt_disable();
 155         ret = own_fpu_inatomic(restore);
 156         preempt_enable();
 157         return ret;
 158 }
 159
 160 static inline void lose_fpu(int save)
 161 {
 162         preempt_disable();
 163         if (is_msa_enabled()) {
 164                 if (save) {
 165                         save_msa(current);
 166                         current->thread.fpu.fcr31 =
 167                                         read_32bit_cp1_register(CP1_STATUS);
 168                 }
 169                 disable_msa();
 170                 clear_thread_flag(TIF_USEDMSA);
 171         } else if (is_fpu_owner()) {
 172                 if (save)
 173                         _save_fp(current);
 174                 __disable_fpu();
 175         }
 176         KSTK_STATUS(current) &= ~ST0_CU1;
 177         clear_thread_flag(TIF_USEDFPU);
 178         preempt_enable();
 179 }
 180
 181 static inline int init_fpu(void)
 182 {
 183         int ret = 0;
 184
 185         if (cpu_has_fpu) {
 186                 ret = __own_fpu();
 187                 if (!ret) {
 188                         unsigned int config5 = read_c0_config5();
 189
 190                         /*
 191                          * Ensure FRE is clear whilst running _init_fpu, since
 192                          * single precision FP instructions are used. If FRE
 193                          * was set then we'll just end up initialising all 32
 194                          * 64b registers.
 195                          */
 196                         write_c0_config5(config5 & ~MIPS_CONF5_FRE);
 197                         enable_fpu_hazard();
 198
 199                         _init_fpu();
 200
 201                         /* Restore FRE */
 202                         write_c0_config5(config5);
 203                         enable_fpu_hazard();
 204                 }
 205         } else
 206                 fpu_emulator_init_fpu();
 207
 208         return ret;
 209 }
 210
 211 static inline void save_fp(struct task_struct *tsk)
 212 {
 213         if (cpu_has_fpu)
 214                 _save_fp(tsk);
 215 }
 216
 217 static inline void restore_fp(struct task_struct *tsk)
 218 {
 219         if (cpu_has_fpu)
 220                 _restore_fp(tsk);
 221 }
 222
 223 static inline union fpureg *get_fpu_regs(struct task_struct *tsk)
 224 {
 225         if (tsk == current) {
 226                 preempt_disable();
 227                 if (is_fpu_owner())
 228                         _save_fp(current);
 229                 preempt_enable();
 230         }
 231
 232         return tsk->thread.fpu.fpr;
 233 }
 234
 235 #endif /* _ASM_FPU_H */