- alu work started.
- cmp instruction ok.

alu preparation

debug utility update

status register n/z bit set bug fixed

dummy io value added to address decoder

- bpl supported.
- conditinal branch code restructured.

lda abs supported

- cld/sed supported.
- status flag set bug fixed.

relative addressing mode and branch inst (bne) supported.

code clean up

inx/dey supported.

code improved (abs, absx)

status register reworked to support 2 cycle instructions.

- sec/clc ok.
- code restructured.

addr_mode type removed.

lda abs, x ok

- ldy
- sta abs
ok.

- sei
- ldx imm
- txs
- jmp abs
- jsr
- rts
- lda imm
ok.

code refactoring (still working).
 grouped by instruction instead of exec cycle for better readability.

- exec cycle moved out from decoder.
- code refactoring.

remove clk from ea circuit.

abs, x page across case ok.

code refactored.
- abs, x (no page across) ok.

code clean up.

code clean up

effective address working.
- internal bus added.

abs, x working.

absx cycle 5 (page boundary crossing case) work

alu added.

abs, x effective address calucation working...

removed alu directory

minor fix.

clean up.

code clean up.

ldy we pin clear

ldx immediate ok.

rts bug fix.
- stack decrement count incorrect.

- added data latch. now latch has two instances,
  one for low addr, the other for hight addr.
- sta abs ok.
- some code clean up.

- accumulator added.
- lda ok.

debug util updated.
accumulator added (still working).

- stack pop bug fixed.
- rts ok.

code clean up.

minor fix.

- stack push ok.
- address decoder bug fixed.
- ram i/o ok.

decoder code reorganized.

minor update

removed not used pin in the data bus buffer.

cpu to memory write ok.

added tri-state buffer at the address output gate.

push stack supported.

jsr ok. (stack decrement is not worked...)

removed addressing mode type.

jmp abs ok.

jmp and abs addressing working.

ldx status register update ok.

status register improved.
 - support input from data bus and data interpretation

status register integrated into cpu.

- status register behavior ok.
- status reg test ok.

status register working...

status register work started.

pc increment page boundary bug fixed.

- stack pointer added.
- txs ok.

clean up.

code clean up.

- input data latch added.
- changed to comply the h/w manual sequence.

delete old code

x/y reg update timing changed.

ldx immediate ok.

code resutructure update

removed.

pc update timing fixed.
added ldx, txs, jmp (not completed).

update. partially merge from simple-arch.

merged from simplified-arch.

instruction decoder working....

integrated shared io data bus.
reset, fetch worked.

data bus unified.

ram data line unified to shared i/o bus.

reduced objects in the Makefile

reset initialize period updated. (still yet to be done)

instruction decoder added.

rom data from read from .nes file.

program counter added.

mos6502 work start

write timing updated.

io timing changed.
data latch added.
simulator board integrated.

test update.

cpu board integrated.

cpu write timing changed.

ram timing changed.

added main circuit motones_sim.
moved cpu_bus to address_decoder.
disabled cpu virtual timing.

clock generator cuicuit added.

motones_sim virtual circuit board empty code added.

memory timing and bus controller updated.

rom/ram read/write timing modfied.

update.

output 'Z' when invalid bus address.
minor fixes.

build order changed.

added root Makefile.
added bus controller.

change select pins to active low.
change ram/rom to asycronous behavior.
Makefile updated.

makefile and code updates.