VGADisplay/Verilog/vram.v

   1 /*\r
   2  Produced by NSL Core(version=20110302), IP ARCH, Inc. Wed Sep 21 22:08:08 2011\r
   3  Licensed to Yujiro_Kaneko::zyangalianhamster01@gmail.com :NON PROFIT USER:\r
   4 */\r
   5 \r
   6 module vram ( p_reset , m_clock , clock , data , rdaddress , wraddress , wren , q );\r
   7   input p_reset, m_clock;\r
   8   input clock;\r
   9   input [7:0] data;\r
  10   input [13:0] rdaddress;\r
  11   input [13:0] wraddress;\r
  12   input wren;\r
  13   output [7:0] q;\r
  14   reg [7:0] m_vram [0:16383];\r
  15   reg [7:0] r_ram_data;\r
  16 \r
  17    assign  q = r_ram_data;\r
  18 always @(posedge m_clock)\r
  19   begin\r
  20    if (wren )\r
  21      m_vram[wraddress] <= data;\r
  22 end\r
  23 always @(posedge m_clock or posedge p_reset)\r
  24   begin\r
  25 if (p_reset)\r
  26      r_ram_data <= 8'b00000000;\r
  27 else   r_ram_data <= m_vram[rdaddress];\r
  28 end\r
  29 endmodule\r
  30 /*\r
  31  Produced by NSL Core(version=20110302), IP ARCH, Inc. Wed Sep 21 22:08:09 2011\r
  32  Licensed to Yujiro_Kaneko::zyangalianhamster01@gmail.com \r
  33 */\r